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大神对verilog语法总结

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Ferrya
  • TA的每日心情
    开心
    2019-11-20 15:00

    • 签到天数: 2 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2019-5-21 13:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    大神对verilog语法总结

    1 X; A: }7 J1 j+ ~, [  a. f1 v0 k: _3 ]  x0 l  ^# `( }
    一：基本
    - t* q( _- K8 |: D% KVerilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。
    ( k$ \% N3 i/ l
    游客，如果您要查看本帖隐藏内容请回复

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    kinidrily

    该用户从未签到
    2#
    发表于 2019-5-21 17:45 | 只看该作者
    回复看看楼主怎么总结的

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