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Xilinx原版教程文档参见Xilinx Documentation navigator 中对应UG902：Vivado Design Suite User Guide High-Level Synthesis中的Verifying the RTL部分。8 v/ w% ~/ h, t- s7 a
1 K! ], G( {# y2 R
背景：c语言通过高层次综合（HLS）综合为相应的硬件RTL语言。再此之前进行了c的仿真，相应的硬件优化，然后下面需要进行c与RTL的协同仿真、RTL仿真及RTL输出。
" c2 I. C1 r2 l: m& v* S
/ P# x! O2 l% K目录* d' _) I7 y9 u4 s% E
+ b# [0 |1 X( D" t" H" s7 L* T9 Z
( [) P9 Z; U* A: B$ a# a7 ~! C验证RTL（Verifying the RTL）
, @' U+ r& C# M9 `& n0 ]3 U z0 q% U2 Q$ z) Y( b, l
* W5 J q% C2 U9 f C/RTL cosimulation M2 R/ N* N. O$ h2 E! G
9 i1 j& e; W$ n' |: k/ S
& X; N: `2 Z; ]: P! q1 I 在c/RTL协同综合时必须满足下面要求：( e9 f/ Z6 G1 \; `- C! x, @
# z9 D! ?8 `; ?5 J
0 Q n4 b$ N* o6 C
Test Bench的要求
9 f" A8 {4 |0 I* e8 ]) P2 Z9 S) Q- t) L5 H, [
5 N" \2 k% n' s
接口综合的要求1 X+ v# f8 `* w) h
6 ^# l$ @9 e* `: v& _: G5 l, K8 N; n8 y! h0 _
执行RTL simulation" o" C; G! M) }
2 M! p8 M0 c9 L( \! {- K
, i+ w7 }+ O: {8 f- u Verificaiton of directives
% b. ]+ E% W: k# e1 S" C6 Y
) D8 T S, E c9 {8 D- c9 G# ^8 \7 K; j8 w5 _! D* b+ t- i
分析 RTL simulation9 ]* ]5 n/ c2 V" E) X
/ m: X3 B9 n: K N3 [; T& M; w2 E$ j: N5 k3 M# U$ I5 _3 V
Export the RTL design
" e! Z8 Z. A8 S4 D$ T& x6 S7 T3 B5 O0 x9 r
8 c% ~* w' p& Y6 F! @9 s! G! e) ^, W0 M6 t' x/ w3 @
2 z# Y$ m7 r' r; H; t
验证RTL（Verifying the RTL）
5 X; |* e) X0 [( _4 o( D9 w, ]) S' O2 V) W: _* A/ \
C/RTL cosimulation
* M }* \) ^: G" D A) F6 Z0 x% q! P2 {/ `- r, z) A6 i
C/RTL协同综合会将之前的c test bench继续用在RTL 综合之中。- d, ]8 d: Z4 V
1 }6 ?; v) q( G% P4 w% ?$ k
- C在仿真时，最高级别函数的输入或者DUT（device under test）会被当作输入向量
- 5 j! A% H$ [; L" z. s
- |* p# c) Y! \; F( ?% R
+ N; t/ _% t/ b& B; G+ Y |
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发表于 2019-5-19 14:34
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