FPGA基础知识（四）UG902 RTL仿真与输出

mytomorrow

Xilinx原版教程文档参见Xilinx Documentation navigator 中对应UG902：Vivado Design Suite User Guide High-Level Synthesis中的Verifying the RTL部分。

背景：c语言通过高层次综合（HLS）综合为相应的硬件RTL语言。再此之前进行了c的仿真，相应的硬件优化，然后下面需要进行c与RTL的协同仿真、RTL仿真及RTL输出。

  y" I, c7 L' }* z) b) |: }# g目录
" l+ z( @* \% m7 @' u+ S
/ k  M+ c8 {" F4 V
( q$ j3 [" _! C, V1 B, B$ ^- o验证RTL（Verifying the RTL）
8 K/ r/ @( K2 c* v' A

3 A* @1 C- j$ w: u       C/RTL cosimulation


. ~9 e* u# a5 r! I& v       在c/RTL协同综合时必须满足下面要求：

4 P, Z1 T% ]1 B- k7 _: D
( A( {; E% a$ V: |9 N' u3 \" z3 d              Test Bench的要求


0 M' j9 C5 w( m2 G) U: R5 z              接口综合的要求
7 E# q: D2 \1 ^) \( _

. c" `( J/ ~, L2 m: ?! E       执行RTL simulation
  r$ Q/ \4 N# A0 h# C
, K+ l1 E5 i$ @, P8 B/ ^3 M  Z* C
              Verificaiton of directives
5 |2 a0 x) w) V/ Y% O

       分析 RTL simulation
0 J- M1 n$ o3 [) [8 W
) ?/ Q) D2 Z( E& ~$ u+ z6 B
9 J: ^8 k. y! ~       Export the RTL design

% w/ r! L3 y1 U! v& T/ }, `+ t


验证RTL（Verifying the RTL）

! O6 n1 W! }. B  u# k0 qC/RTL cosimulation

C/RTL协同综合会将之前的c test bench继续用在RTL 综合之中。
) ~& k2 U& d! }. s1 ?0 B; k

• C在仿真时，最高级别函数的输入或者DUT（device under test）会被当作输入向量
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helendcany

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