|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
, D/ p: L/ [9 b( \: j& E: f! d, W2 R5 K4 ~. ]
Xilinx原版教程文档参见Xilinx Documentation navigator 中对应UG902：Vivado Design Suite User Guide High-Level Synthesis中的Manage InteRFace部分。8 X7 h8 U! l+ h6 y* W9 h7 A ^6 j
# u; e3 I3 F7 L( x4 n
M+ S) R5 R; P5 O目录$ R0 u) Y; [5 o: z# K. J( |
7 `# ]' k& `1 g) \- f( E" J8 z& {: q
) N% [* H. s) r. \Manage Interface& o% y! |' g- M! W, O0 b9 g% s
% ~3 W! j+ y9 w2 W
4 h# M, ~, P- Y* h) T* }5 h1 i( C' W
vivado HLS在RTL设计中创建了三个类型的管脚
9 v8 }1 n! C' l$ k* v4 `9 G+ I9 m& {' }
' k8 m- |% W0 L$ k9 ?) V" k# j% T. j" |$ C; P' D0 L# ]* h I" \$ L
时钟与复位管脚
% i3 Q( p3 G' R, ^4 Y" t8 X
/ |3 O7 l: U6 \/ ^ \5 a3 B6 D7 {% C- p6 x- k/ Z$ [
block-level的接口协议
, R, l ^+ I5 [( r7 g4 y* S/ \6 g @/ |! W5 S, r& C+ p
, O! d {+ Q5 Y, P$ Q. U7 L; x
port-level的接口协议
2 c" Y9 A/ q: c' m0 S3 C9 R1 ?3 @0 k$ c5 s, q( x, y
- b% f2 e* R6 y# C) M: M8 t
管脚综合与OpenCL
& [- n0 O& m0 X+ j/ f6 T0 U5 h/ y. B( b! T( K, f( r: C
7 {8 S0 q! d' B, l7 }& k
block-level的接口协议. ^. F$ m# K1 Z$ ?
% _: W- s" L4 ? B* f# r: ?
' l# {# r- l8 e' _1 j0 T8 w
, w, [/ C3 T/ p8 H k- J( D2 G k& c
Manage Interface N% ?. t, H7 B3 p5 B& Y2 R+ Y; w
3 A( X4 M7 r( f' |3 w( f `在c语言的设计中，所有的输入输出操作都直接通过函数的参数（argument）来传递；在RTL设计中这些操作的进行都必须通过具体的I/O协议来完成。+ O2 E" n) A, @. c- y6 L! l
2 c! y0 Q8 n9 hvivado HLS通过两种方法来创建相应的IO 协议
$ P3 R0 \3 l# w4 P# r4 b
0 B' ^8 r1 ?- U9 H# V
7 K( O: T' ]8 `' t* m1 B
% O2 y; I+ J0 K2 r
# }/ b6 R- ~, S; \8 [% m- L7 C7 p) k/ n9 Q4 b }
|
|
/1 
发表于 2019-5-17 13:57
收藏
淘帖
支持！
反对！