大神告诉你VHDL语言中GENERATE用途

A-Lin

+ x7 N$ n1 c: Z
( c9 g% S* l  \0 w0 {, d, A

大神告诉你VHDL语言中GENERATE用途一种目的

7 L; f) v7 H# n9 Y7 |. ~一种目的，两种用途：1）生成相同元件的多次实例化，示例如下：     
for k in 99 downto 0 generate      
flip_flop : DFF        
port map (           
) c; i3 v8 J) j' h5 _ clk => clk,         
d => din(k),           
. k4 Y" l& A$ \- I5 [% zq => dout(k) );      
! _9 Q; l1 C+ w. L+ c7 v end generate;2)
生成结构相同的多次赋值、组合逻辑，示例如下：     
for i in 0 to 99 generate      
3 e0 H  q' @+ ^2 [ a(i)<=b(i)+c(i);     
end generate;
# r$ j8 b, i. O' b' j1 E* d两种用法目的都是为了减少代码量，增加可读性和可维护性。
请注意：在generate里面的语句都是并发的，而process里面的语句都是顺序执行的。
4 P2 {3 W" e. x$ ^

gaoxings

大神能不能多说点啊