FPGA基础知识（二）了解HLS

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- G6 Z: @: r' \3 O' x4 b, m# m本文档为实现相应操作所需掌握的背景知识，有了这些基础之后才能进行后面相应的软件操作。需要反复阅读相关概念，这样在运行相应软件时才能明白每个步骤的意义。

FPGA基础知识参阅我之前的文章：

# i% G7 i  n6 F! x1 FFPGA入门教程：赛灵思文档解析UG998 FPGA设计与vivado高层次综合介绍（一）
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完成LeNet-5的FPGA实现可能需要用到和查阅的文档有：

UG902：Vivado Design Suite User Guide: High-Level Synthesis：

该文档主要涉及vivado HLS的理解，vivado HLS软件的初步使用，以及相应的HLS相关的c语言库等，我们主要关注该文档的第一章：用vivado HLS软件实现HLS（高层综合High-level Synthesis）
) {  C! v: d! Z3 b/ t* \1 k7 X8 y
UG871：Vivado Desigh Suite Tutoril：High-level Synthesis：

该文档主要涉及vivado HLS软件的具体操作过程，包括HLS的介绍、c的验证、管脚综合、任意精度数、设计分析、优化分析、RTL验证、用HLS生成集成IP、在Zynq的AP Soc设计中用HLS生成的IP、这个文档是操作的重点。

HLS相关概念（UG902 v2016.4第一章中的内容）

我们需要明白在HLS过程中发生了什么，HLS是高层综合（High level Synthesis），是将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言。通过HLS这个过程可以显著加快FPGA的设计进程，而不用从底层的FPGA语言编起。
7 k2 p$ c) X, M& A3 Y
+ }1 {1 t  s) ^# ^# X. ^HLS包含下面这些阶段

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