FPGA基础知识（二）了解HLS

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- k. f# E% `: i7 Z# a) X0 \) P本文档为实现相应操作所需掌握的背景知识，有了这些基础之后才能进行后面相应的软件操作。需要反复阅读相关概念，这样在运行相应软件时才能明白每个步骤的意义。
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FPGA基础知识参阅我之前的文章：

( }+ R) G* k# f, DFPGA入门教程：赛灵思文档解析UG998 FPGA设计与vivado高层次综合介绍（一）

完成LeNet-5的FPGA实现可能需要用到和查阅的文档有：
  v1 p5 N8 K# s: [# _2 N
UG902：Vivado Design Suite User Guide: High-Level Synthesis：
7 u- K7 N0 H9 k4 ]
该文档主要涉及vivado HLS的理解，vivado HLS软件的初步使用，以及相应的HLS相关的c语言库等，我们主要关注该文档的第一章：用vivado HLS软件实现HLS（高层综合High-level Synthesis）

UG871：Vivado Desigh Suite Tutoril：High-level Synthesis：

$ e! W) O0 r  D' X/ @该文档主要涉及vivado HLS软件的具体操作过程，包括HLS的介绍、c的验证、管脚综合、任意精度数、设计分析、优化分析、RTL验证、用HLS生成集成IP、在Zynq的AP Soc设计中用HLS生成的IP、这个文档是操作的重点。

HLS相关概念（UG902 v2016.4第一章中的内容）
1 `# {7 T) {, D6 b  b+ u0 L2 d
) ^8 l6 k( Q3 E# g1 u: N/ K" A我们需要明白在HLS过程中发生了什么，HLS是高层综合（High level Synthesis），是将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言。通过HLS这个过程可以显著加快FPGA的设计进程，而不用从底层的FPGA语言编起。
7 U$ j; Y4 G% ?* _- w( Y
- _. m, z2 ]6 R' n: YHLS包含下面这些阶段
+ f/ ]8 m# j* ~! b; e( l+ n
% L% o. u# V7 c- D

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