FPGA学习——数码管之时钟设计

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FPGA学习——数码管之时钟设计

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$ |$ j% ^% n4 K: d设计一个秒表，分辨率为0.01s，分三个位，分钟位，秒位，毫秒位，前两个是六十进制，后一个是一百进制，写四个文件，一个分频文件，一个10进制计数器，一个六进制计数器，一个数码管的显示文件，实验要用到两个频率，一个时钟频率，产生0.01s的时钟，一个数码管的轮流扫描频率。
$ [( l" g' k' ^  R程序如下
. l5 Q+ B. f9 C+ h6 w1 L分频（50M产生100HZ和1K）

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本实验的难点在于数码管的动态扫描，关键是要把段和位联系起来，每选中一个数码管，就把对应的码值赋给它，动态扫描就是利用人眼的视觉差异来写的，当数码管扫描速度大于24HZ时人眼分辨不了，所以感觉是静态的，扫描速度也不可太快，一般选1K的扫描速度。
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