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[Cadence Sigrity] SystemSI仿真DDR中关于TERMS部分的port设置及其他问题汇总;

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发表于 2019-5-16 10:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近在搞DDR仿真部分,遇到一些问题,如下汇总,望大神不吝赐教:(目前用SystermSI)! L  f8 e) \4 w! N% F
1. ADDRESS部分菊花链中终端匹配PORT设置方式;此终端位置在SYSTEMSI中会有对应的TERMS匹配。但在powersi提取S参数时将上拉电阻统一设置为一个TERMS器件后如何编辑其模型;(目前主要问题点)( L$ |' s( ^9 w% }( A! I, t7 t
2.在看时序方面的问题时,有较多疑问;如下:A:对于芯片的内部PIN Delay长度是集成在IBIS模型封装参数RLC中,还是通过其他方式添加到模型中;
. Y& Z1 |$ B; q. d, d                                                                  B:看很多CPU部分都不给定读参数时的建立保持时间以及在写状态时的发送端时序参数;在这种情况下用SystemSI中给定的Default参数会不会有较大问题?如果不妥请给出个处理方式;
/ R, W, Q1 @5 c3.看Speed2000中也有对应的DDR仿真,它与SystemSI中的仿真有何不同;6 Q% p4 m( x) U2 s: o; _
5 ]+ k& a% T) Y4 S1 v

. A/ d/ Y1 _6 |/ G  h% y) \如上问题:" n2 E; y7 k% n5 |+ e

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4#
发表于 2019-5-18 19:26 | 只看该作者
回答你第三个问题:systemSI跑ddr时,其实是调用的speed2000的求解器。

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5#
发表于 2019-5-20 08:49 | 只看该作者

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1. ADDRESS部分菊花链中终端匹配PORT设置方式;此终端位置在SYSTEMSI中会有对应的TERMS匹配。但在powersi提取S参数时将上拉电阻统一设置为一个TERMS器件后如何编辑其模型;(目前主要问题点)* h3 R1 [; H: j/ `9 t% c
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# c1 \1 D, \0 j1 Yr2 2 7 47) T# w+ I% d3 O5 ]3 l" N
....+ \: w4 P+ k" s. k
2.在看时序方面的问题时,有较多疑问;如下:A:对于芯片的内部PIN Delay长度是集成在IBIS模型封装参数RLC中,还是通过其他方式添加到模型中;& L# B3 K+ S2 q! x. }$ `/ y- l
ibsis中的是pkg的 与pin delay是2码事
/ u* [/ E, ]- |' c# X7 T: y0 |                                                                  B:看很多CPU部分都不给定读参数时的建立保持时间以及在写状态时的发送端时序参数;在这种情况下用SystemSI中给定的Default参数会不会有较大问题?如果不妥请给出个处理方式;- Y( i2 I; m$ Y3 ?. V$ k! l' t" U& j  _# e  i
可以在结果中说明,如后期找到数,对结果进行简单加减则可5 e; _/ A0 U4 T# u3 M6 ?+ S: @' S
3.看Speed2000中也有对应的DDR仿真,它与SystemSI中的仿真有何不同;
+ ^5 l+ i& n; q5 Q$ F4 J$ S+ O# g5 N“ystemSI 提供PowerSI和SPEED2000Generator 两种模型提取引擎。其中使用PowerSI可以提取包含信号耦合,考虑非理想电源地的S参数模型;而使用SPEED2000 Generator可以提取理想电源地情况下的非耦合信号的SPICE模型。前者模型提取时间长,但模型细节完整,适合最终的仿真验证;后者模型提取快,SPICE模型仿真收敛性好,比较适合设计前期的快速仿真迭代。版本的演显示屏及优化,现在都差不多了
& m6 h! A4 q( f4 f. x) s
+ V4 c2 U) y: g4 G# W我后面会规划一个完整的包括timing在内的这个公开课

点评

多谢版主回复; 第一个问题已解决; 第二个问题中A 如果PKG中的RLC不能代替封装长度,那内部封装长度该如何加入SystemSi的模型中?几十PS 影响; 第三个问题想扩展下,我用power si提取S参数后,加入到SystemSI  详情 回复 发表于 2019-5-21 19:23

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6#
 楼主| 发表于 2019-5-21 19:23 | 只看该作者
amao 发表于 2019-5-20 08:49
' a, }2 r! q& g+ x6 G4 {8 y, a; r1. ADDRESS部分菊花链中终端匹配PORT设置方式;此终端位置在SYSTEMSI中会有对应的TERMS匹配。但在power ...
( H& ~2 Q0 {( m  q2 P0 q2 [
多谢版主回复;2 ^6 r) c$ N+ j" ?2 B9 D; q
第一个问题已解决;
) G) k/ F1 |0 t  c; X第二个问题中A 如果PKG中的RLC不能代替封装长度,那内部封装长度该如何加入SystemSi的模型中?几十PS 影响;
. P7 l$ }; D1 S  b第三个问题想扩展下,我用power si提取S参数后,加入到SystemSI中仿真结果收敛性比较差;目前我都是先用Broadband Spice把S参数转换为Spice模型(收敛性好很多,仿真结果也会快很多),此时得到的模型还是非理想电源耦合信号的模型吗?与本身的S参数差别大吗?$ s+ {8 v/ A2 L4 m

/ b2 J  J& {5 o& ?1 F) s期待您的公开课,请到时@我下,不胜感激;! ?( Y9 C- ]1 L/ r( t' A( e6 p

) x9 y& j) t3 G) h/ r

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9#
发表于 2019-7-29 17:03 | 只看该作者
楼主,能不能讲讲怎么把POWERSI种把上来电阻编辑为一个TERMS提取S参数,一直不知道这个步骤怎么做,万分感谢。

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11#
发表于 2020-5-27 16:33 | 只看该作者
楼主关于地址信号参考CLK信号的电阻/电容是怎么与PCB的S参数头文件相连的?
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