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本文档系列是我在实践将简单的神经网络LeNet-5实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。" C3 U& j- s+ v9 U+ R6 }/ j. R
x( k# J$ x; m! F本文档重点探讨vivado软件的使用。
1 J6 K& q# M5 ~: G+ [0 ~/ `/ w; [" L0 N" a% x" P: G
完成此过程可以参阅的文档有
% q6 P+ J8 m7 a p3 L
" O, b) F4 }# S! e6 C* C9 qUG892: Design Flows Overview 设计流程概览2 g7 x) u' o$ n
# k/ t" r) l7 ~6 F* ^UG895：System-Level Design Entry 系统级设计入门
* E; F- r0 \/ {6 K! E/ t3 L1 _/ b$ }; f0 ?2 N
UG895：Using the Vivado IDE 运用vivado集成设计环境，可能后两个更加着重探讨软件的使用。
5 i/ C" i) V7 K4 I @$ m9 y
6 ?2 W8 |: z3 U0 E7 B+ j& ^3 w背景：我们用vivado HLS对相关软件生成了相应的IP core，现在需要对IP core进行系统集成，形成完整的设计。 h& @7 g7 _: X9 F# W$ ?
: |% I6 {2 @. D% A' W目录
& ^ Y3 T3 G4 [% o/ T+ [7 r; E! U8 n* e) f7 J% ^: `
一、添加之前生成的IP core7 T9 ?3 r5 l" r" A
6 ?5 A5 Q L6 C$ E2 t二、搭建系统% q' _ e1 Z( M. b- E' F
/ p5 x& `3 W$ w 1.DMA基础知识; W3 s; N4 A3 h b" Y2 O7 T
* P1 I4 b, G- @4 N& E2 k2 |
2.创建HDL wrapper2 e' d: {7 T( N% ~, F! Z6 O
0 Y/ O" f) c, b$ t三、连接相应的IP
* w- q1 \1 F) F) p* c$ x+ l2 c6 N1 B( u2 M9 ^3 @ W
四、validate与export- k! _, `4 ^* {2 h7 C# A
% w7 B* r0 s3 ]4 @: q, H5 {1 H五、重新搭建FIFO系统& _2 f6 R- ?1 I! V% k9 i6 ~
% s& p# ?8 @6 q4 o7 f) G/ p六、实现基本的卷积' r+ R* R* f. z) u
0 ]& S- S# w: y! }& _; F
! M8 M% L0 F8 h: _0 |0 T) M1 n$ ^$ z& R: @
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发表于 2019-5-15 18:06
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