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本文档系列是我在实践将简单的神经网络LeNet-5实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。; p; g$ ^$ L0 S* D6 |: W* `
+ z6 \/ H! T- N- ?2 t9 _; [' U: y本文档重点探讨vivado软件的使用。- l4 H A$ |, Q% J5 F
5 R* d/ o) o1 Y2 ~4 p
完成此过程可以参阅的文档有! e! H: e7 z- Q- W6 e! j8 N7 F
% b- D7 g5 [7 z
UG892: Design Flows Overview 设计流程概览
- h1 l+ Q5 o6 R* w- ~- S
! |3 \9 C! l8 T" L# w$ EUG895：System-Level Design Entry 系统级设计入门
: l8 z7 f4 E: V/ v8 D9 C9 M6 R+ O' b0 v q8 O
UG895：Using the Vivado IDE 运用vivado集成设计环境，可能后两个更加着重探讨软件的使用。
" Y& l9 S/ Q0 r& P- u# e7 N. T( K0 n" r6 S& }
背景：我们用vivado HLS对相关软件生成了相应的IP core，现在需要对IP core进行系统集成，形成完整的设计。+ M6 q+ m) F$ [8 v/ z0 b
$ g# j$ M* j1 c5 L8 M7 Y目录
; X6 y' o# i" m3 Z3 {1 k4 v1 U
" Q9 ]" k+ j4 Q. |2 f$ C一、添加之前生成的IP core
8 ]5 [1 X$ R+ o m. C5 z2 C4 f$ g! I% q: d
二、搭建系统
; V& M. i# S. G- M% {3 i: E; p; G& Y* |
1.DMA基础知识4 {/ d3 S! e6 T- B+ O
! t0 j6 {7 G4 ~' K+ J- G4 k' P8 Z 2.创建HDL wrapper
% r: Z" N* u4 h$ {: S1 m4 j, s. |- j. _# ~% Y" v
三、连接相应的IP
8 d* D1 \3 R5 {. r1 s( w& j, |9 O& e0 n X D2 G) q
四、validate与export
, {4 W9 w4 O- _) A
0 V6 W* w _8 o& e' X7 l0 O1 h五、重新搭建FIFO系统3 d# t: l6 _; n' o7 ~) H! n4 {
$ R1 M8 U8 ^8 w+ { [" Z( g
六、实现基本的卷积1 t8 \+ W+ \$ r
' \. S/ K# l( V, I1 _ E
2 I- J: s) f4 N7 \# | g; I$ T1 m$ g0 U# S3 B" t; A6 }
# j* X; i* W' A! l9 z7 A5 b* F1 H6 Y5 g% K; L4 U
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发表于 2019-5-15 18:06
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