你知道Verilog中parameter和define的区别吗？

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你知道Verilog中parameter和define的区别吗？

1、语法
声明：

parameter data = 8‘d14;

`define data 8’d14
' S+ _  Y% }/ c' C
使用：
! b/ C, v) k2 p6 q3 G       data
8 Z8 e- O5 H( x; k
`data
' ?2 u4 p7 w0 S

) b9 r2 S, _8 D# N3 m2、作用域

3 ^2 W; j. [& Q. Z! dparameter 作用于声明的那个文件；`define 从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。

如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件：
  G+ ]; @$ a9 _* C( X8 i) P
`ifndef data

* ]6 i+ h& G: b `define data  8’d14
6 E9 h$ g3 E7 u6 Z
或者

" u1 Q5 F3 O3 q! P( hparameter data = 8‘d14;
8 Z* ?! X+ B, n
`endif

`define也可以写在编译器最先编译的文件顶部。通常编译器都可以定义编译顺序，或者从最底层模块开始编译。因此写在最底层就可以了。

9 L! o& m- ^+ c3、区别
6 W: L1 ?5 J/ {% h' @
  i& m3 [7 g  A2 Zparameter可以用作例化时的参数传递。
% q7 Y; r6 f2 m3 b! n+ X
" _4 @! r8 M- [' S在使用状态机时候区别挺大的。状态机的定义可以用parameter 定义，但是不推荐使用`define 宏定义的方式，因为'define 宏定义在编译时自动替换整个设计中所定义的宏，而parameter 仅仅定义模块内部的参数，定义的参数不会与模块外的其他状态机混淆。例如一个工程里面有两个module 各包含一个FSM，如果设计时都有IDLE 这一名称的状态，如果使用'define 宏定义就会混淆起来，如果使用parameter 则不会造成任何不良影响。
  P( R  ~2 ~' E: t. y& H( l, g
/ p( f; }0 x- l9 x& ?8 ~ 一旦`define指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的`define指令，定义的常量可以被其他文件中被调用。直到遇到`undef；parameter只在定义的文件中有效，在其它文件中无效。
3 |  \+ Z- j2 T! N8 e

relchhiclty

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