你知道Verilog中parameter和define的区别吗？

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你知道Verilog中parameter和define的区别吗？

1、语法
" e' y- Q  \/ a! x* `声明：
6 Z9 A$ T/ A0 `9 @
. v# s4 m3 e2 u# Q3 j+ g- z8 y( G' ]parameter data = 8‘d14;
: ^# N) n* {- ~6 r; E6 @8 Z
`define data 8’d14
: D- D/ _$ N9 V! F9 E0 Q$ \
6 U7 I" f# J- a5 e  i; ~使用：
       data
$ c3 `1 ]! ]! f
`data
( m: ]- Y7 C4 P8 A0 W9 w
9 Y+ C" e& w% e8 r! {# g* q
2、作用域
/ M3 X# o7 O8 x+ u3 d
, Y8 Z/ E# [/ m: W7 w* pparameter 作用于声明的那个文件；`define 从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。

如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件：

`ifndef data
0 e2 G6 n6 C( F1 Z+ k
`define data  8’d14
3 U2 P, u! H* `' L: O* t$ u5 n
或者

( B, S7 ?, s/ C) Vparameter data = 8‘d14;
* K' b( R& v8 {& X+ b  m) {5 h
7 Z! X, H& U+ |  W8 T`endif

`define也可以写在编译器最先编译的文件顶部。通常编译器都可以定义编译顺序，或者从最底层模块开始编译。因此写在最底层就可以了。
3 s6 V& q6 Z( N$ f
3、区别
" |* a+ F+ u2 b, i$ ?) [
: l0 c: T' `' z6 aparameter可以用作例化时的参数传递。
7 Q' Z( q+ }- ^! {' r8 e( C
在使用状态机时候区别挺大的。状态机的定义可以用parameter 定义，但是不推荐使用`define 宏定义的方式，因为'define 宏定义在编译时自动替换整个设计中所定义的宏，而parameter 仅仅定义模块内部的参数，定义的参数不会与模块外的其他状态机混淆。例如一个工程里面有两个module 各包含一个FSM，如果设计时都有IDLE 这一名称的状态，如果使用'define 宏定义就会混淆起来，如果使用parameter 则不会造成任何不良影响。
/ e' L1 l9 h, Y* M$ k
一旦`define指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的`define指令，定义的常量可以被其他文件中被调用。直到遇到`undef；parameter只在定义的文件中有效，在其它文件中无效。

$ \0 f  {$ B% a1 D0 B' F

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