提高时序和FPGA资源利用率的小技巧

Ferrya

提高时序和FPGA资源利用率的小技巧

1.如果一个信号是由多个信号经过复杂的组合逻辑和时序逻辑产生的，那么应该将组合逻辑比较均匀的分布在各个reg变量前。不应当造成某些reg前面LUT里面没有组合逻辑，而另外一些reg前面的LUT里面组合逻辑过于复杂的情形。均匀分布不仅有利于时序，也能提高SLICE的资源利用率。例如：第一种：原始编码
; V# I. U+ b' s* Salways @(posedge Clk or posedge Reset)
begin
    if (Reset == 1'b1)
$ M. O0 D0 ?1 _( ]  ~+ w        X <= 1'b0;
    else
1 J3 M( f* @% B        X<=  (A & B & C & D & E & F & H & I);
, l$ Z) ?$ ~3 Q  u2 I+ [% P7 Iend
, X  B. T  y, O; Y8 j' M2 Balways @(posedge Clk or posedge Reset)
5 z, O) `0 H0 |. L+ Jbegin
; C9 y( _! N9 X  F    if (Reset == 1'b1)
% H+ _# y6 m* c  N4 K1 {* n5 ?        Y <= 1'b0;
" x# s) s7 m' v3 S# V, y3 {    else
0 v- R+ H# x. H; u" C+ }        Y<=  (J & K  );
end
8 K- `2 Z/ _8 e2 h7 Yalways @(posedge Clk or posedge Reset)
begin
% W$ c* e4 C$ b7 ~6 w2 Y    if (Reset == 1'b1)
        Z<= 1'b0;
    else
4 y5 O7 A: q8 w, @        Z<=  (X & Y );
; O" W7 w. s$ G3 u  ^end
* E2 p0 z2 C- g- J* s; E4 f, o可优化为
第二种：优化后编码
always @(posedge Clk or posedge Reset)
  l2 S* Y: z! L8 Jbegin
    if (Reset == 1'b1)
5 V% x! a9 w( I3 Q2 J; _) {0 h        X <= 1'b0;
. `; D, l; e* @8 z1 A+ y3 ^9 h$ r: H    else
: a, @3 s/ [: G- Y) ^3 D9 }        X<=  (A & B & C & D & E );
end
always @(posedge Clk or posedge Reset)
  I8 {9 a' a0 o) ibegin
    if (Reset == 1'b1)
        Y <= 1'b0;
9 P! _5 d# O" p5 k5 L    else
        Y<=  (J & K & F & H & I );
, o1 _8 S3 [# I4 J1 A, f9 @; \end
) b' T- \) r4 B+ k- u0 ^5 Walways @(posedge Clk or posedge Reset)
, W3 \  L& }2 Qbegin
4 W- C3 g( z$ p6 L3 f    if (Reset == 1'b1)
  B: q( A7 t2 [* a        Z<= 1'b0;
    else
5 W, U* |4 Y2 x! R: z        Z<=  (X & Y );
end
原始编码出现的原因是A、 B、 C、 D、 E、 F、 H、 I存在着某种联系，放在一起与有利于理解和阅读，但是不利于最终在FPGA里面实现。因此，出现时序问题时，就应该优化成第二种编码编码方式。当然，以上只是举一个简单的例子，复杂的组合逻辑肯定不会仅仅是若干个与运算。

relchhiclty

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