小弟浅谈Verilog语言风格之数据流风格

Ferrya

. \" L7 c: S2 u& ]3 mVerilog的4种描述风格（今天讲述下第一个）：
(1)数据流风格；
: S, f& [7 f4 i(2)行为风格；
# w* r/ a9 z7 j8 l(3)结构风格；
(4)上述描述风格的混合。

1.数据流风格的描述
- E' y9 W7 S) S6 ~& q# [6 r     也就是使用连续赋值语句。是对线网类型的连续赋值，下面举例：
module decoder2x4(a,b,en,y);
: z# T* A) @- l* q; x   input a,b,en;
9 x& u9 B; w. Q' b5 H3 L- h% }4 _, m   output [0:3] y;
   wire abar,bbar;
   assign #1 abar = ~a;
   assign #1 bbar = ~b;
6 y# [" T, q% @' f4 ^   assign #2 y[0] = ~(abar &bbar &en);
   assign #2 y[1] = ~(abar &b &en);
; s% d4 T1 ?0 I' |2 y& d8 U   assign #2 y[2] = ~(a &bbar &en);
   assign #2 y[3] = ~(a &b & en);
endmodule
    注意：连续赋值语句是并发执行的，也就是说各语句的执行次序与其在描述中出现的次序无关啦！
4 l# X1 n* s: i2 G    如果设计中没有时序电路，那便可使用真值表化简输入到输出的逻辑。OK~解决所有组合逻辑咯！

relchhiclty

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