小弟浅谈Verilog语言风格之数据流风格

Ferrya

" h; Q7 f" J3 o. }9 o5 Z# W8 j" R6 WVerilog的4种描述风格（今天讲述下第一个）：
(1)数据流风格；
3 W4 g7 p: d. k6 S(2)行为风格；
( `, C2 Q2 h: S/ n- Z(3)结构风格；
* a/ [6 p+ B% U" e9 Z(4)上述描述风格的混合。
" n; ?1 a# f  Y6 v8 j7 p
1.数据流风格的描述
, \7 P* F$ s: b  \4 ^     也就是使用连续赋值语句。是对线网类型的连续赋值，下面举例：
6 m1 L+ Y1 i( ]7 [/ j/ |module decoder2x4(a,b,en,y);
  ~1 Q2 a  v$ r7 W1 v; U( }! P   input a,b,en;
   output [0:3] y;
& u' H' P+ V$ J! g   wire abar,bbar;
   assign #1 abar = ~a;
   assign #1 bbar = ~b;
   assign #2 y[0] = ~(abar &bbar &en);
8 n* [" q" b) W; _% M7 N& z   assign #2 y[1] = ~(abar &b &en);
+ |; P8 _0 d# a2 I% h   assign #2 y[2] = ~(a &bbar &en);
   assign #2 y[3] = ~(a &b & en);
  b0 Q3 F! ]! B; P5 h8 a* pendmodule
    注意：连续赋值语句是并发执行的，也就是说各语句的执行次序与其在描述中出现的次序无关啦！
1 b1 Y9 d' {1 V3 T    如果设计中没有时序电路，那便可使用真值表化简输入到输出的逻辑。OK~解决所有组合逻辑咯！
$ D, `; u$ q. h, R4 w

relchhiclty

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