FPGA设计体会

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0 {' T$ r) I5 e0 Y- q在设计开始，设计者必须理解所有相关的标准、规范和算法。但是有许多方法来应用这些规范和算法。最好的结构是快速和最小芯片尺寸的结合。不幸的是，快速的需求常常和最小芯片尺寸的需求是对立的。因此，在HDL编码工作前规划一个最优的结构也是一个重要的问题。
9 ?' X% u  l- P. {+ W例如：1：除法器
5 a' k0 Q# j! V6 z除数被固定。最快的方法是查表，但是这个方法需要大的内存。我们可以可以从被除数中不断的减去除数直到新的被除数比除数小。它会花更多的时间但用最少的硬件。还有许多的方法来构建除法器，每种方法都有他自己的优点和缺点。
2：图像处理的动态评估器
$ ?4 {* c' V9 i2 T1 b9 }1 P. d从前一个图片中发现最相似的8×8模块，在整个电影剪辑中。最基本的有全搜索和三步搜索的方法。许多的论文已经讨论过优化硬件复杂度和速度的结构，这里我不再祥解释。
一个好的设计者应该要被实际经验培训和不断的。我们要在每个设计工作中非常小心和耐心。因为一个NRE将会消耗大量的金钱和数周的时间，如果他不小心犯错，设计者将会对金钱和计划失败负责。经验和小心也许是来完成一个成功的设计项目最好的方法。
$ \  A6 t6 ?! F' I: H4 F  h7 D以下条款是一些对一个稳步的和成功的设计的建议：（可能有些朋友也指出了其中的部分，我这里只作简要说明，可能稍有不同）
命名风格：
1不要用关键字做信号名；
$ l3 a/ `* G; ?0 i+ @; Q2不要在中用VERILOG关键字做信号名；
3命名信号用含义；
4命名I/O口用尽量短的名字；
5不要把信号用高和低的情况混合命名；
6信号的第一个字母必须是A-Z是一个规则；
7使模块名、实例名和文件名相同；
编码风格：记住，一个好的代码是其他人可以很容易阅读和理解的。
: o1 P* t, Q% u6 R1尽可能多的增加说明语句；
; m8 O& v$ Q7 P7 J/ T2在一个设计中固定编码格式和统一所有的模块，根从项目领导者定义的格式；
* _, s1 \' O( B6 Z! s3把全部设计分成适合数量的不同的模块或实体；
4在一个always/process中的所有信号必须相关；
5不要用关键字或一些经常被用来安全综合的语法；
- a4 Z* F: V* Y( W+ h8 z3 ^8 E6不要用复杂逻辑；
7在一个if语句中的所有条件必须相关；
: T* O3 z9 |) n设计风格
1强烈建议用同步设计；
7 ^' J# f. L+ a8 z- J; \' f2在设计时总是记住时序问题；
: X. e) \& h( Y: O1 g. I3在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它；
4在不同的情况下用if和case；
5在锁存一个信号或总线时要小心；
: U0 {: ^6 D' d6 }6确信所有寄存器的输出信号能够被复位/置位；
7永远不要再写入之前读取任何内部存储器（如SRAM）
$ Y; y( W; W8 z/ Y* c  {8从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO；
% X6 ]8 g1 h+ T$ Q8 J- I9在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中，不能被综合；
5 ?4 f6 T0 a% [10遵守register-in register-out规则；
11像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生；
12确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的；
4 A: a1 q8 B9 F/ d9 C13在嵌入式存储器中使用BIST；
14虚单元和一些修正电路是必需的；
, @# [! p& w  ?% f' b* x# U9 J15一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块；
  p1 o4 @* f/ C8 s9 ]4 r16除非低功耗不要用门控时钟；
% i9 ?/ c2 n  I4 i17不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能（例如前向加法器）；
18如果时间充裕，通过时钟做一个多锁存器来取代用MUX；
/ r1 L1 x1 r1 f" J* u! m: h19不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state；
20在top level中作pad insertion；
* G* V, _. ]6 Z; b21选择pad时要小心（如上拉能力，施密特触发器，5伏耐压等）；
22小心由时钟偏差引起的问题；
) K2 g6 O% c% l, y5 V23不要试着产生半周期信号；
: w- [4 d0 b- B8 q: k: H24如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数；
25在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做；
9 t$ y# k: y0 u# Y4 m+ J: R" ]26不要使用HDL提供的除法器；
27削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1－4个专门的时钟通道；
以上是大家在设计中最好遵守的要点，它可以使你的设计更好。
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