FPGA控制DAC0832

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FPGA控制DAC0832

5 s0 y5 T1 c+ T& J! o2 G$ VDAC0832是常用的8位DA转换芯片，建立时间为1us，用verilog硬件描述语言控制如下：
//name : ADC_0832
* ]& T. U2 ]( h0 E/ d9 L2 G$ z5 {8 a//author : qin wei he;
( `* z; v9 o. e8 K) K& }//date :2011.04.30;
4 T: j5 ?& J% m6 X  e  Q//function:
- a% |4 i' r2 K: l
module DAC_0832(
    input clk,      //外部时钟输入50M
    input reset,  //复位
    input[7:0]data_in, //8位数据输入
    input EN, //使能，只保持一个时钟周期
' ], T& f! [  l, L5 A8 e    output reg CS,//DA0832片选信号
( b3 A* F: X% d* g4 D4 Z4 `    output reg WR, //读入信号
6 c0 q) `  F/ `    output reg[7:0] data);//8位数据输出
: h& D  V/ `( s& i) d& g7 G  \
reg[7:0]data_in_reg;
" v# ^! f5 N) yalways @(posedge clk or negedge reset)//判断使能信号，锁存输入数据
5 ^6 x7 O1 v. H$ U# o& ` if( ! reset ) data_in_reg<=0;
else if(EN) data_in_reg <= data_in_reg;
else data_in_reg <= data_in_reg;

  U7 ?% l8 ^! K' {; \, E# `reg[2:0]cnt1;
always @(posedge clk or negedge reset)////100NS计数
$ [  t+ I2 L9 s' O6 B" v4 W; F if( ! reset ) cnt1 <= 3'b0;
else begin
9 A+ \% S( Q! d- w9 e   if(cnt1 == 3'd5) cnt1 <= 0;
   else cnt1 <= cnt1+ 1'b1;
  end
( H. Y3 B" ]1 a, ?# J* _reg[3:0]cnt2;
always @(posedge clk or negedge reset)
2 f; M0 I" B, O- U6 D' f5 ` if( ! reset ) cnt2 <= 4'b0;
else begin
- H9 i7 R+ `' }( Y/ w, A   if(cnt2== 4'd11) cnt2 <= 3'b0;
   else if(cnt1 == 3'd5) cnt2 <= cnt2 + 1'b1;
/ N; V) M0 v) ~  @2 S0 o   else cnt2 <= cnt2;
3 K$ q* E' J: C- x  end
3 r+ e" E0 g2 \always @(posedge clk or negedge reset)
if( ! reset ) begin
  CS<=1'b1;
  WR <=1'b1;
  data<=8'b0;
end
1 [' [' x$ [8 v, e( i& s( A
* c+ u+ G8 i8 \& B+ P) U5 Y else begin
  case ( cnt2 )
6 y7 w4 {4 A0 Z/ T  1,2,3,4,5,6,7,8, : begin CS <= 1'b0;end
  default : CS <= 1'b1;
  endcase
  
  case (cnt2)
5 n- h* a* o5 ~" u) b1 f  2,3,4,5,6,7 : begin WR <= 1'b0;end
  default : WR <= 1'b1;
. o4 X: m4 Y" Q9 H5 i4 w  N* _  endcase
7 U0 I3 ?. T; O2 t7 w1 X3 u; D. B  
% c" g) H. q$ E# s  case (cnt2)
5 K* ]# b0 Y. J9 |- N$ V: l7 Z6 N  1 : data <= data_in_reg;
  default : ;
6 p' g. j4 g! w, A* H9 N& e/ R  endcase
end
endmodule

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