FPGA中计数器设计探索

thinkfunny

FPGA中计数器设计探索，以计数器为32位为例：

6 w3 X5 F5 G: t( o第一种方式，直接定义32位计数器。

reg [31:0]count;
" h2 `9 N8 z; y! e
quartus ii 下的编译，资源消耗情况。
3 ]; r2 g. p( A" u* D$ }% O


  O3 E" ?4 C* w1 v85C模型下的时钟频率。

" Y1 `$ U9 T& \# C' H2 R
8 O" |, c* _0 u
+ c" o* i- o$ e5 h. X0C模型下的时钟频率。



chip planner下资源分布情况。
1 J" s: w5 }. K8 ?0 u5 w, [3 F

% G; h; r! S8 ?) ]
& P) R/ ?0 |2 u5 n$ Y3 b第二种方式，定义2个16位计数器。
9 [8 L9 z3 Q# N) B# H1 K
# m, Y, S3 A" Q4 p" Xreg [15:0]count1，count2;
$ I% r. {, L2 S0 ^1 M9 D1 ^! F* q5 ^2 {
8 O3 W7 H8 _2 b( ?+ v. r3 ], hquartus ii 下的编译，资源消耗情况。
6 I5 k9 M7 `: v
! w! q/ Y0 S1 z5 c3 Z/ S! M

85C模型下的时钟频率。
: P/ R2 S9 S& _* y
0 L/ Z( l6 P9 R' V
: D' s: V- Z8 ^8 Q* `
0 A* P5 j# }5 }$ K- d( e0 _; a0C模型下的时钟频率。
8 g9 }2 q* ^! j

/ A8 c. i1 w% M  z/ u. e4 e
0 X* `, d% [% u4 @) a* s6 kchip planner下资源分布情况
- e. ], @/ ?8 }8 {7 F4 s; w: A% l

" J! [+ {  c& J. E
! R  o& Q$ j3 A8 Z6 V/ A4 F从上述两种情况来看，结合C4内部LAB的结构，两种方式消耗资源一样多，两种模型下的时钟频率比较接近。

值得注意的是，以上测试是在资源足够频率不高的条件下测试的。根据经验，当资源使用较多，时钟频频较高时，建议使用方式二。

cpupygu

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