FPGA中计数器设计探索

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FPGA中计数器设计探索，以计数器为32位为例：
2 a, A" ?- j' L, s5 h( J
# x9 [: N3 U: I" T第一种方式，直接定义32位计数器。
- P4 A7 y5 k- Q! Y# _: y
reg [31:0]count;

quartus ii 下的编译，资源消耗情况。

+ d, @9 [% V# v) S: u+ v
* x  Q. D. v0 `6 P2 J3 ~7 M
85C模型下的时钟频率。
/ w$ Y! o2 K5 x0 C% N

) K% Q6 d5 @* W5 L; Z
, i3 S; \0 t; j4 x8 q% j/ p; N; ^0C模型下的时钟频率。
7 N6 U) t5 t; S  p* G% N! j- u, y, E
, \; Z. o( ^: q/ B/ I) ?& ]
' h. T: u! b- H$ N/ P% V3 E
chip planner下资源分布情况。
9 V6 }- j8 h5 R" q# d+ J  x- t) |4 c


# C3 V2 ^/ G: D; C2 t2 @2 j第二种方式，定义2个16位计数器。

; Y  l" M7 I$ {# F: f' p4 H5 g3 ereg [15:0]count1，count2;
8 |3 ^9 d! Z2 i" x- a
) ^/ I' S$ m+ g# Q3 _5 d" Tquartus ii 下的编译，资源消耗情况。
2 |; n& _0 z( S( O- M! R2 h, C6 O
+ d1 X2 h/ b$ a1 W: ?$ x
- N0 ]  Z1 _& }4 r
: K0 S$ u, [/ X/ B3 a85C模型下的时钟频率。

; N! |  s3 }2 T5 s& {, b; X- u7 R

4 q( m& P! ^5 K4 C& T0C模型下的时钟频率。
6 e" o" j8 X+ d
; y9 h6 z. P9 Y0 s
% A$ G9 \% H  Q! `& k. v  D5 f- [: w& m- b
  N3 @( o0 [" g  H. L5 b8 ~chip planner下资源分布情况
% K* I: A' {# X/ J
& l7 w3 ]/ ~! Y1 ?/ _9 @- `& F1 O

  ^6 y8 f: }0 A& ~2 W. o! d从上述两种情况来看，结合C4内部LAB的结构，两种方式消耗资源一样多，两种模型下的时钟频率比较接近。

值得注意的是，以上测试是在资源足够频率不高的条件下测试的。根据经验，当资源使用较多，时钟频频较高时，建议使用方式二。

- `* T: y, z$ Q& [' `+ J; s

cpupygu

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