FPGA噪声干扰

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在FPGA高速AD采集设计中，PCB布线差会产生干扰。今天小编为大家介绍一些布线解决方案。
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0 h3 M+ S, D" f8 M: ~" n2 `1、信号线的等长

+ l: R' j, d& i3 p" k, l以SDRAM或者DDRII为例，数据线，命令线，地址线以及时钟线最好等长，误差不要超过500mil。
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) P9 e) D$ i1 C0 I. E上图是FPGA与SDRAM布线，时钟频率设定为125M，为了等长可以走蛇形线。

& F! @4 s) T, w1 p7 x7 E% h$ q2 S蛇形走线虽然可以做到走线等长，但同时也占用更多的PCB面积。蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。



DDRII线路等长设计，最右边的弧度较大的走线为差分的时钟线，时钟线质量要求是比较高的。
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布线是痛苦的，也是繁琐的，布不通时需要重新布线，不厌其烦的尝试，才能做出更好的效果。

/ p4 M, D1 {4 Z+ `- r2、电源芯片的选择

) i  F- r: I: ]3 }; ~7 {  a很多高速AD场合，开关电源并不合适，因为开关电源带来很多毛刺。大多数选择线性稳压电源。小编以ASM1117为例为大家介绍电源芯片中电容的使用。
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! H: U: U- E; n2 }$ h* c5V电源输入端，应加容值较大的钽电容或者电解电容滤除电源的低频噪声，加104（0.1uF）瓷片电容滤除高频噪声。电源走线应适当加宽。
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2 z% q5 C) X6 J! b, ?- T在PCB布线时，也应该在5V走线的末端加容值较大的电容。
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以ASM1117-3.3降压为例，如下图：

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7 q* H: i3 o8 Y# E0 @- c1 j* i如上图，1117的3.3输出走线往下走，那么电容CP5放在旁边是没有任何效果的，通常这种电容是104瓷片电容，这个电容的容值是一个非常好的容值，在电源滤波中效果非常好。
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那么该如何布局？
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如上图，此种布局，CP28以及 CP10放置，电容应当放在电源走线路径上。注意电容不能离芯片引脚太远，电容有滤波半径，超出某一范围，电容将起不到滤波效果。

FPGA电源布线，根据多年布线经验以及产品稳定性，小编为大家推荐以下方案：


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以QFP封装的FPGA为例，有三种电源，1.2V，2.5V，3.3V。布线时最好如上图效果，电源线之间最好隔开距离，FPGA电源引脚要加入104电容。
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6 Z2 ~/ l% l4 Z" f3、有源晶振布线
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原理图设计如上，时钟输出端串入100~330欧姆的电阻，防止阻抗不匹配时时钟信号反射叠加。
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% a: |& ?2 u6 k' }有源晶振电源端加入103、104、105三种瓷片电容滤波，防止电源噪声和时钟之间的串扰。
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PCB布线时，上述效果时很糟糕的。晶振下面不应布线，电源走线应远离时钟线布线，并且中间加宽地线耦合，防止干扰。
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如上图布线，电源线避开时钟线，中间加入粗地线，注意有些地线不需要手动连接，放置地过孔，在铺铜（地网络）时，会自动加入。
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1 K) o, j: h$ _" T% [' K( N8 S5 ?8 b此种方式放置电容亦可行。
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pulbieup

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