流行的FPGA的上电复位

pulbieup

在实际设计中，由于外部阻容复位时间短，可能无法使FPGA内部复位到理想的状态，所以今天介绍一下网上流行的复位逻辑。
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在基于verilog的FPGA设计中，我们常常可以看到以下形式的进程：
  T3 q2 C  Q' y( w8 v% D0 A" E$ H5 d

/ J2 |/ L! T% c1 s
信号rst_n用来对进程中所用变量的初始化，这个复位信号是十分重要的，如果没有复位，会导致一些寄存器的初始值变得未知，如果此时FPGA就开始工作的话，极易导致错误。
* l$ [6 o) g, U7 P
) ^( l2 u. x0 P. n# k' j那么，这个复位信号来自何处？难道我们做好的系统，每次上电后都要手动按一下reset按钮么？

答案是否定的！这个复位信号其实是由特定的程序来产生的，系统每次上电，都会由该程序产生一个复位信号，从而避免了手动复位。
* S* k) ]/ R1 F4 j$ m. }/ T, E
0 ?# H7 @" A  H6 G& `复位的方案很多，下面介绍一个简单方案。
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0 K' ^  Z0 y3 W5 ^0 }+ x

clk：50M时钟输入
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; B7 o4 C0 v9 ~) O. e) Rrst_n：异步复位输入
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/ v1 ]& v7 r/ R6 h! c6 bsys_rst_n：系统全局同步复位信号

; J! `5 f- j8 y5 y' l+ _6 K第一个进程用来延时，当上电后，延时100ms，以保证FPGA内部达到稳定状态；此时sys_rst_n始终为0，也就是系统时钟处于复位状态中；2.当100ms延时结束后，sys_rst_n与系统时钟同步释放，即sys_rst_n拉高，复位结束，系统开始正常工作。
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; _/ N7 f) G5 W- R$ ]3 ?作者：杭州卿萃科技ALIFPGA

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kinidrily

很棒的案例 谢谢楼主分享