FPGA同步和异步电路

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在学习一门技术之前往往应该从它的编程语言入手，比如学习单片机时，往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但小编认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到事半功倍的效果。

: \) g! v5 z4 H, M当然，任何编程语言的学习都不是一朝一夕的事，经验技巧的积累都是在点滴中完成，FPGA设计也无例外。下面继续分享一些FPGA经验。
# q/ h* m2 K4 q- I0 s/ Q  L3 j
0 r$ v; g# i1 EFPGA中的Block RAM：
' k, s2 L# m$ I5 A3 Q; n
3种块RAM结构，M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。

- V; K0 }2 j* E" L+ BM512 RAM：适合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;
5 `# ~. L+ _7 p' `; }8 O
M4K RAM： 适用于一般的需求;
4 _& S8 v" u  ^$ j9 Z& C
M-RAM： 适合做大块数据的缓冲区。
6 i! L( A4 T  Q# E+ }; i+ L
Xlinx 和 LatTIce FPGA的LUT可以灵活配置成小的RAM、ROM、FIFO等存储结构，这种技术被称为分布式RAM。

2 B/ @2 p' y; l; K补充：但是在一般的设计中，不提倡用FPGA/cpld的片内资源配置成大量的存储器，这是处于成本的考虑。所以尽量采用外接存储器。

( t0 w6 O- s$ f* h6 [3 ~2 m善用芯片内部的PLL或DLL资源完成时钟的分频、倍频率、移相等操作不仅简化了设计，并且能有效地提高系统的精度和工作稳定性。
" l2 `! m' {& j' r- a
异步电路和同步时序电路的区别。
. i+ W/ o' `* O! [3 h$ m4 I
' k, S& x9 ]3 o, H异步电路：

电路核心逻辑有用组合电路实现;

异步时序电路的最大缺点是容易产生毛刺;
; y, d; m: s! a1 o- w
" W9 J5 S1 h/ G/ B不利于器件移植;

不利于静态时序分析(STA)、验证设计时序性能。
7 k9 A% N! H+ B; q9 e
同步时序电路：
# y: s; ]  J5 S: m; }
9 e6 Q( O/ D+ Z  [4 D电路核心逻辑是用各种触发器实现;
- R1 z* \: d$ k: k
0 Z: N" g! v3 q- l! O4 }) k电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的;
2 s, N& |( H  ]9 X& J
同步时序电路可以很好的避免毛刺;
) @, O9 _- S# ]" z* T& k0 Z
利于器件移植;
$ b/ O! Z" U6 F
9 K  `0 z9 t! k2 i6 K利于静态时序分析(STA)、验证设计时序性能。
  u- x+ m+ u7 c
, z' b' H3 ]$ o7 D7 L8 j同步设计中，稳定可靠的数据采样必须遵从以下两个基本原则：
8 w0 m+ n; Z  E
(1)在有效时钟沿到达前，数据输入至少已经稳定了采样寄存器的Setup时间之久，这条原则简称满足Setup时间原则;

(2)在有效时钟沿到达后，数据输入至少还将稳定保持采样寄存器的Hold时钟之久，这条原则简称满足Hold时间原则。
; W; a$ `& c1 C& I8 `8 x0 l  j2 m

5 D( U: D, l, M. c9 q) B

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