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FPGA IN 金融领域

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发表于 2019-5-5 14:45 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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何为金融:2 a; @' a2 y5 B9 j+ `& A

. K5 Z! s! y  E, ^: H! |* B金融指货币的发行、流通和回笼,贷款的发放和收回,存款的存入和提取,汇兑的往来等经济活动。金融(FIN)就是对现有资源进行重新整合之后,实现价值和利润的等效流通。
/ z$ }$ A* {# ~0 k7 a# S  J5 T
7 r6 n% C  Y4 z" A, e( E0 @金融主要包括银行、证券、基金、保险、信托等。金融所涉及的学术领域很广,其中主要包括:会计、财务、投资学、银行学、证券学、保险学、信托学等等。
/ Y0 o# Q5 U- e! g
- y! Y: {6 }* F" c

4 ~; A* ]* o& k
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4 D1 o) @+ m) g# Z6 F/ j) s9 \
                                                                                            金融交易系统# i0 V+ Q  K0 p+ V& H4 y
) m+ ?+ ?  R, H, g( y+ u' L
        随着互联网的飞速发展,几乎所有的交易都在网上进行。那么对于大规模数据密集型计算来说,要求网络速度越来越快,实时性越来越高。这种要求直接关系到交易系统的服务质量。
" [5 k% ^0 I* Q7 \" _+ s$ Y
7 b9 b! D, `7 L% Y: A
; _( ?. V, P  X2 B' W; \- q
                                                                                        互联网消费金融平台2 e; H: ^0 L- j" f) r/ ~7 a, o0 p
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# D( |* M3 }2 `# p' h, c6 K' I
过去几十年中,传统软件有了飞速发展,但传统的软件技术或以软件为核心的软硬件加速技术难以满足微秒级实时分析和实时响应的要求。在大数据、云处理背景下,能够找到一种方法对大规模数据密集型计算的并行加速成为提高交易系统服务质量的迫切需求。4 Z( i2 Q! w/ S: g
4 u/ {; K0 m0 T5 N  D2 r: c
如何加速?
. G/ W( B; G& {6 O2 m. I9 ?# i9 H, x. |  ]1 l( w$ S& B4 v+ h6 P9 a
应用软件加速,金融交易所能够比竞争对手更快更好地完成交易,更少出错,大幅度提高收益,要提升性能首先得提高处理能力,全面提升性能 。根据软硬件的特点,结合当前流行的FPGA高速并行处理芯片,利用FPGA硬件结构特点,针对大规模数据密集型计算进行并行处理加速,将相应速度提升3-4个数量级。
9 r9 d2 H* M& [6 x# m3 k4 d, j5 x& F2 }& E9 ~
FPGA加速:0 X+ t5 }6 g4 x5 ^0 P3 h& s' [3 ]! N
) a' ?4 `% W% t
利用FPGA的硬件千兆以太网数据获取技术,实现完全硬件的TCP/IP协议栈解析和数据包过滤。' z+ g( ^/ ^$ s# b+ N; l

; V2 i3 n4 @% _( N. j, x利用FPGA数据处理单元、数据缓存、并行结构、数据流水线操作提高算法速度。; ^, K/ }. h2 m
7 Z/ @2 U& u- Y, D! A8 A& s; _9 d1 E' j
关于TCP/IP协议栈请参阅极客空间相关文章:
% W3 b' {8 `5 b3 E
2 F# p& H- L! \; t! }. U/ g常见以太网帧结构
# n/ {" J0 p  A9 o经典协议讲解,一定要看(APR)+ [6 ]. y+ R4 [' A* [, I: G
你知道这个接口吗(MII)?
* P/ ?" b. m2 s. U4 V. b
7 \+ H! j7 N; m9 u& s: A( Y: c你知道PING功能是怎么实现的吗
- I2 C4 t7 Z6 ^' Z# P  ^) [! A0 n你知道SOCKET吗
& w( j+ W/ M6 z; ^9 l& m; x& p- p3 e你知道PORT吗" a" j  c4 Q9 C2 x' X# l
还是TCP,该懂的应该懂了
: G' X2 p' z, O( L7 q" UUDP协议相关解释7 x1 x) s' `, x$ ?$ h
DHCP
" e( X& f9 ]. s  L等相关文章。0 V  I/ N6 K* s4 b* ^% B+ z8 n
+ j$ c" Y. F. m. t/ @3 Z6 u
FPGA板级输出数据通过PCI-E总线与PC机连接。
& k" k' D3 m) I9 |) X1 Z: T* ?5 N2 x6 I! A: D) E3 n
PCI-E总线请参阅:" ^' C/ N) r  P, G7 Q' O# h" F, _

/ _" {$ W, z: q! b% {4 \6 O. DFPGA与PCI-E! [& W6 |! Z7 o: r; U7 ^5 G& Z2 D- l: O
- y' H* a9 H; d" O  K0 [2 ^
) }( O2 ]0 F+ B
系统结构  m/ j/ f) d$ u: y* J3 ~

- Q* s! @2 G1 ^/ r+ ?+ J6 ^具CP/IP协议栈设计,PCI-E设计与配置此处不做详细介绍。
% p( M( B7 ]4 ^: k4 i# \4 K. }* L. c, b' x

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