XILINX NEXYS3—教你如何点亮LED

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XILINX NEXYS3—教你如何点亮LED

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  第一步：打开ISEDesign Suite软件，本例使用的是目前最新版本的ISE，为ISE14.7。

     第二步：新建工程。点击File菜单下的New Project，弹出如下界面：将工程命名为led_test.

0 h+ ~; c& {4 I% {

    下一步，出现如下界面：

注意选对Family为Spartan6，Device为XC6SLX16，其他的默认即可。然后点击下一步，最后点击Finish，如下。
1 h% Q) j( y0 x! w& B) _         第三步：现在工程是空的，需要新建  文件。在Hierarchy窗口的空白处右键点击NewSource。出现如下窗口：
( Z9 {1 U- g& W. H0 U1 m8 ?
选择Verilog Module，并将文件名命名为led_test(文件名与工程名保持一致)，然后点击下一步。出现如下界面：

1 p3 a/ G/ p& q: s. }" M7 V3 m) d

. Z0 e( Q/ h% C7 b3 U; d

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) Z, c( C5 k( {% |接上： * |+ M9 M2 @9 R9 {/ u+ X7 m4 Y 可以先不理会这个界面，直接点击Next。最后点击Finish。 至此，一个工程已经建立好。 下面输入代码。在led_test.v中输入如下代码： module led_test(          led    ); output[7:0] led; assign led=8'b11111111; 4 n' Z& w9 H" E8 U2 N) _# @ endmodule 截图如下： ( y! C2 r. H* G9 |# S, B * V& Y- ]* ]- L! S , v0 X* P, I( o! C. ~ 代码很简单，此处只是实现点亮全部的LED。 1 V: A/ ?& U8 @: |9 w; K接下来，需要对管脚进行分配。先选中Hierarchy中需要先选中顶层代码文件led_test.v然后双击Processes下的User Constraints/I/O Pin Planning(PlanAhead) –Post-synthesis。 4 I( [# n& f9 S1 E9 y . o* S* ]3 G. }* V/ ~5 k  \ : i5 ?* z7 Y# v) Y8 Y* y7 y- A# C稍等片刻，弹出如下对话框，选择 Yes。 关闭弹出的Welcome界面。 0 b& A9 Z& ~, W. r9 M/ O 然后，参照原理图或者Nexys板子上的标注，对管脚进行分配。分配结果如下： # ~/ S9 ~" m, c8 x' j ; i  C, r7 B& r/ E 然后将其保存，点击Save Constraints + x. X5 T4 L4 K 8 p) t- K' B& P0 N: Z ' l7 `+ k8 v, f* x* ]; o! d然后关闭该界面。  回到ISE界面，双击下图的Processes下Generate Programming File进行编译生成.bit下载文件。 然后，进行下载。打开下载软件 Diglient Adept。 + k% d2 q& o+ @9 i# D! A2 F ) t5 Q; v9 C  }3 u! F& u点击Browse  ，选择刚才产生的.bit文件。 7 N9 S3 q" C: t0 {4 P! p" Z 最后点击Program，进行下载。 最后效果如下： ( A- X6 y( y- p% v: P + t2 y! d3 l0 y9 I& w5 ]- v" D) C

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2019-4-29 10:19 上传

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