CPLD和FPGA区别

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可编程逻辑器件主要包括FPGA和cpld，FPGA是Field Programmable Gate Array缩写，CPLD是Complex Promrammable Logic Device的缩写。
从可编程逻辑器件的发展历史上来讲，CPLD一般是指采用乘积相结构的基于EEPROM的器件，所以具有非挥发的,不需要外部配置ROM,具有保密性和有限次编程次数(根据不同的结构，从100次到1万次不等)等特点，适合用在胶合逻辑(glue logic，如DSP芯片外围的译码逻辑),IO扩展，IO电平转换，FPGA芯片配置等应用场合。如Altera的MAX7000和MAX3000系列芯片，Xilinx的XC9500和CoolRunner/II系列芯片，Lattice的ispMACH4000/Z系列芯片都是CPLD器件，容量从32宏单元到512宏单元不等。
" z- O6 I1 K! i$ n# O7 ?" AFPGA主要是指采用四输入查找表(LUT4)的基于SRAM的器件，因为SRAM是挥发的，掉电丢失数据，所以FPGA需要外部配置ROM，上电的时候，从外部的ROM把FPGA的配置数据导入到FPGA芯片内部后工作。具有SRAM的FPGA采用标准的CMOS制造工艺，可以随着最新的工艺而更新还代，给用户带来了实惠；衡量FPGA容量的一个基本指标是逻辑单元(Logic cell或者Logic element),由一个可编程得LUT4和一个可编程的DFF组成，LUT4完成组合逻辑功能，
( Y! y2 k8 p1 e) N而DFF用来实现时序功能。FPGA的容量从几千的逻辑单元到几十万的逻辑单元不等。如Altera的Cyclone/II/III和Stratix/II/III系列芯片，Xilinx Spartan3/3E/3A/3AN和Virtex4/5系列芯片都是FPGA器件。
& f, e3 l6 c! [9 k9 o5 D随着芯片技术的发展，CPLD和FPGA的概念已经模糊在一起，如Altera和Lattice公司把小容量(小于2K左右逻辑单元)非挥发的可编程器件归到CPLD里，如Altera的MAXII系列和Lattice的MACH XO系列芯片，把基于SRAM的FPGA和FLASH的储存单元做到一个芯片里面，以及跟传统的CPLD不一样了；
总之，我们可以简单的区分FPGA和CPLD，CPLD：小容量(<2K左右LE)的非挥发的可编程器件；其它的可编程器件都可归到FPGA。

系统的比较：
　　尽管ＦＰＧＡ和ＣＰＬＤ都是可编程ＡＳＩＣ器件，有很多共同特点，但由于ＣＰＬＤ和ＦＰＧＡ结构上的差异，具有各自的特点:
0 D% A# c: v' m8 o( ^/ d9 z5 V　　①ＣＰＬＤ更适合完成各种算法和组合逻辑，ＦＰ ＧＡ更适合于完成时序逻辑。换句话说，ＦＰＧＡ更适合于触发器丰富的结构，而ＣＰＬＤ更适合于触发器有限而乘积项丰富的结构。
　　②ＣＰＬＤ的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而ＦＰＧＡ的分段式布线结构决定了其延迟的不可预测性。
　　③在编程上ＦＰＧＡ比ＣＰＬＤ具有更大的灵活性。ＣＰＬＤ通过修改具有固定内连电路的逻辑功能来编程，ＦＰＧＡ主要通过改变内部连线的布线来编程；ＦＰ ＧＡ可在逻辑门下编程，而ＣＰＬＤ是在逻辑块下编程。
* W4 n3 G: b: Q0 N　　④ＦＰＧＡ的集成度比ＣＰＬＤ高，具有更复杂的布线结构和逻辑实现。
* P6 d9 ?: b7 z' _# r% ^　　⑤ＣＰＬＤ比ＦＰＧＡ使用起来更方便。ＣＰＬＤ的编程采用Ｅ2ＰＲＯＭ或ＦＡＳＴＦＬＡＳＨ技术，无需外部存储器芯片，使用简单。而ＦＰＧＡ的编程信息需存放在外部存储器上，使用方法复杂。
　　⑥ＣＰＬＤ的速度比ＦＰＧＡ快，并且具有较大的时间可预测性。这是由于ＦＰＧＡ是门级编程，并且ＣＬＢ之间采用分布式互联，而ＣＰＬＤ是逻辑块级编程，并且其逻辑块之间的互联是集总式的。
  g: l* ?' g2 P0 c/ M6 ]: I　　⑦在编程方式上，ＣＰＬＤ主要是基于Ｅ2ＰＲＯＭ或ＦＬＡＳＨ存储器编程，编程次数可达1万次，优点是系统断电时编程信息也不丢失。ＣＰＬＤ又可分为在编程器上编程和在系统编程两类。ＦＰＧＡ大部分是基于ＳＲＡＭ编程，编程信息在系统断电时丢失，每次上电时，需从器件外部将编程数据重新写入ＳＲＡＭ中。其优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置。
& J" {9 }4 A4 r9 r　　⑧ＣＰＬＤ保密性好，ＦＰＧＡ保密性差。
　　⑨一般情况下，ＣＰＬＤ的功耗要比ＦＰＧＡ大，且集成度越高越明显。
　　 随著复杂可编程逻辑器件(CPLD)密度的提高，数字器件设计人员在进行大型设计时，既灵活又容易，而且产品可以很快进入市场。许多设计人员已经感受到CPLD容易使用、时序可预测和速度高等优点，然而，在过去由于受到CPLD密度的限制，他们只好转向FPGA和ASIC。现在，设计人员可以体会到密度高达数十万门的CPLD所带来的好处。
　　 CPLD结构在一个逻辑路径上采用1至16个乘积项，因而大型复杂设计的运行速度可以预测。因此，原有设计的运行可以预测，也很可靠，而且修改设计也很容易。CPLD在本质上很灵活、时序简单、路由性能极好，用户可以改变他们的设计同时保持引脚输出不变。与FPGA相比，CPLD的I/O更多，尺寸更小
$ j2 g  y) N/ P" ~3 `& m　　 如今，通信系统使用很多标准，必须根据客户的需要配置设备以支持不同的标准。CPLD可让设备做出相应的调整以支持多种协议，并随著标准和协议的演变而改变功能。这为系统设计人员带来很大的方便，因为在标准尚未完全成熟之前他们就可以著手进行硬件设计，然后再修改代码以满足最终标准的要求。CPLD的速度和延迟特性比纯软件方案更好，它的NRE费用低於ASIC，更灵活，产品也可以更快入市。CPLD可编程方案的优点如下：
　　 ●逻辑和存储器资源丰富(Cypress Delta39K200的RAM超过480 Kb)
! j3 L4 K; [& K　　●带冗余路由资源的灵活时序模型 |
　　●改变引脚输出很灵活
! t; j3 r6 J: v9 @; ?9 K6 F　　●可以装在系统上后重新编程
　　●I/O数目多
　　●具有可保证性能的集成存储器控制逻辑
　　●提供单片CPLD和可编程PHY方案
6 p# q% c) b/ G5 f- }. e　　由于有这些优点，设计建模成本低，可在设计过程的任一阶段添加设计或改变引脚输出，可以很快上市

CPLD的结构
) h# t3 P( }' g　　CPLD是属於粗粒结构的可编程逻辑器件。它具有丰富的逻辑资源(即逻辑门与寄存器的比例高)和高度灵活的路由资源。CPLD的路由是连接在一起的，而FPGA的路由是分割开的。FPGA可能更灵活，但包括很多跳线，因此速度较CPLD慢。
　　
　　CPLD以群阵列（array of clusters）的形式排列，由水平和垂直路由通道连接起来。这些路由通道把信号送到器件的引脚上或者传进来，并且把CPLD内部的逻辑群连接起来。
$ V, A  S: z2 d! V' ]9 k) i8 g　　CPLD之所以称作粗粒，是因为，与路由数量相比，逻辑群要大得到。CPLD的逻辑群比FPGA的基本单元大得多，因此FPGA是细粒的。
& ~* M( n5 J) p4 U7 i0 J+ m: g　　
: G% H) |6 o% Z1 ]: _　　CPLD的功能块
4 X; O9 t8 J4 x1 c7 T　　CPLD最基本的单元是宏单元。一个宏单元包含一个寄存器(使用多达16个乘积项作为其输入)及其它有用特性
　　因为每个宏单元用了16个乘积项，因此设计人员可部署大量的组合逻辑而不用增加额外的路径。这就是为何CPLD被认为是“逻辑丰富”型的宏单元以逻辑模块的形式排列(LB)，每个逻辑模块由16个宏单元组成。宏单元执行一个AND操作，然后一个OR操作以实现组合逻辑。
　　每个逻辑群有8个逻辑模块，所有逻辑群都连接到同一个可编程互联矩阵。
　　每个群还包含两个单端口逻辑群存储器模块和一个多端口通道存储器模块。前者每模块有8，192b存储器，后者包含4，096b专用通信存储器且可配置为单端口、多端口或带专用控制逻辑的FIFO。
+ {' I% f/ g% p! q8 Y: w　　CPLD有什麽好处？
! n2 n: j  h+ B* n- k　　I/O数量多 ?
　　CPLD的好处之一是在给定的器件密度上可提供更多的I/O数，有时甚至高达70%。
* u' u/ ~# }3 d$ [- F) m　　时序模型简单
　　CPLD优于其它可编程结构之处在于它具有简单且可预测的时序模型。这种简单的时序模型主要应归功于CPLD的粗粒度特性。
* U' y5 N+ D5 ?, E　　CPLD可在给定的时间内提供较宽的相等状态，而与路由无关。这一能力是设计成功的关键，不但可加速初始设计工作，而且可加快设计调试过程。
　　
7 H+ \9 y9 w9 }1 v1 B+ T　　粗粒CPLD结构的优点
3 M2 P3 J; ~2 ~　　CPLD是粗粒结构，这意味著进出器件的路径经过较少的开关，相应地延迟也小。因此，与等效的FPGA相比，CPLD可工作在更高的频率，具有更好的性能。
( C8 B# K: |6 m3 k5 k5 S　　CPLD的另一个好处是其软件编译快，因为其易于路由的结构使得布放设计任务更加容易执行。
4 }" ^6 J8 L' M5 v& Y　　细粒FPGA结构的优点
　　FPGA是细粒结构，这意味著每个单元间存在细粒延迟。如果将少量的逻辑紧密排列在一起，FPGA的速度相当快。然而，随著设计密度的增加，信号不得不通过许多开关，路由延迟也快速增加，从而削弱了整体性能。CPLD的粗粒结构却能很好地适应这一设计布局的改变。 ,'
　　灵活的输出引脚
　　CPLD的粗粒结构和时序特性可预测，因此设计人员在设计流程的后期仍可以改变输出引脚，而时序仍保持不变。
　　为什么CPLD和FPGA需要不同的逻辑设计技巧？
: H* N) z. ~8 ^- K& Z5 N7 d　　FPGA是细粒器件，其基本单元和路由结构都比CPLD的小。FPGA是“寄存器丰富”型的(即其寄存器与逻辑门的比例高)，而CPLD正好相反，它是“逻辑丰富”型的。
8 K7 c2 l$ n4 B　　很多设计人员偏爱CPLD是因为它简单易用和高速的优点。CPLD更适合逻辑密集型应用，如状态机和地址解码器逻辑等。而FPGA则更适用于CPU和DSP等寄存器密集型设计。
& J* u. i  G3 ]! G8 d3 ~　　新的CPLD封装
* }: G7 [2 Y6 ?- d1 U　　CPLD有多种密度和封装类型，包括单芯片自引导方案。自引导方案在单个封装内集成了FLASH存储器和CPLD，无须外部引导单元，从而可降低设计复杂性并节省板空间。在给定的封装尺寸内，有更高的器件密度共享引脚输出。这就为设计人员提供了“放大”设计的便利，而无须更改板上的引脚输出。
　　
　　CPLD的功耗 6
  w% V/ q5 W! a　　与同样密度的FPGA相比，CPLD的待机功耗更低。
　　CPLD FPGA （待機電流（在Vcc 為1.8V時））
( \  \; n, w0 C$ q7 r  u　　50K 300μA 200mA
　　100K 600μA 200mA
　　200K 1.25mA 300mA
9 I/ p+ D+ S( Z* r4 @　　CPLD特别适合那些要求低功耗和低温度的电池供电应用，像手持设备。
　　许多设计人员都熟悉传统的PLD，并喜欢这种结构所固有的灵活性和易用性。CPLD为ASIC和FPGA设计人员提供了一种很好的替代方案，可让他们以更简单、方便易用的结构实现其设计。CPLD现已达到数十万门的密度，并可提供当今通信设计所需的高性能。大于50万门的设计仍需ASIC和FPGA，但对于小型设计，CPLD不失为一个高性价比的替代方案。
　　FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：
　　　　 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 --2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
　　　　 3）FPGA内部有丰富的触发器和I／O引脚。
　　　　 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
) ~$ g4 u; O' N% M　　　　 5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
　　　　 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
- N2 _1 I0 y  M7 o( r　　　　 目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。 　　 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。
　　　　 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。
　　　　 FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

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明白了

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没接触的时候还以为是相同的，说的很清楚