转——玩转FPGA之：Testbench学习

Zedd

; T) j% o, e+ Z* _8 q9 h
/ y* m& G: s& z5 {7 O

转——玩转FPGA之：Testbench学习

TestBench基本概念：
测试激励->待测设计->观察比对波形/在终端打印或生产文本/自动对比输出结果

TestBench编写三步曲
1:对被测试设计的顶层接口进行例化
2:给被测试设计的输入接口添加激励
  W5 u" H) z6 T6 x# b( q, T3:判断被测试设计的输出想要是否满足设计要求

TestBench内容主要分为
1:时钟的产生
# l" x$ f" L9 L$ p+ B( R6 ~" P2:复位的产生
3:其他激励信号的产生(用户自定义 )

第一种时钟产生方式
//时钟产生
//定义时钟周期为20ns，已经定义'timescale 1ns/1ps 单位/精度
parameter PERIOD = 20;
initial
' Y# l' j8 m" x' U9 f  begin
  S/ }" \7 _2 o4 Z5 i    clk = 0;
    forever
4 i: y! ?$ k5 q. z) H% j- F" f4 v      #(PERIOD/2) clk = ~clk;
3 A- k- z' D& b' m4 z  end

parameter是参数的意思类似于＃define
initial是初始化
, N0 l6 `) U' G; [, b" ybegin end类似于括号的作用
3 f$ f& ~0 `# P+ a) h2 _clk =0 ;初始化时钟为低电平
  d" T- P% f$ P  m& T: z! cforever是程序一直执行的意思
: U, X6 ~* [0 t4 Q1 B! D, l& n#10 表示每间隔10ns执行一次clk=~clk;clk取反一次

第二种时钟产生方式
8 a0 r0 T1 j+ e1 l8 D//时钟产生
//定义时钟周期为20ns，已经定义'timescale 1ns/1ps 单位/精度
parameter PERIOD = 20;
always
# H! J; p0 c5 r" R) b% @4 l  begin
3 G& B: ^0 ~6 T6 V. g9 L& U: k    #(PERIOD/2) clk = 0;
    #(PERIOD/2) clk = 1;   
  end
( r9 Q8 x. g$ _  n2 K9 D9 A% lalways是从第一条语句执行到最后一条语句，再从第一条语句执行

4 r6 h" @* w) @6 h& k" z8 ~" M复位信号的产生
% r0 |! ?4 ]8 P# r: w8 b//复位产生

initial
  begin
& p% {5 X9 g& m+ G: C6 B  //复位低电平有效 已经定义了'timescale 1ns/1ps
  rst_n = 0;//复位状态
, q! Y1 G5 X4 e# ~$ S, [, n4 J  #100;//100ns延时
  rst_n = 1; //撤销复位
8 w* I' Y7 o2 `  end
5 J% e6 {! Y, w4 d  
9 X; r& I6 @) W1 [//例子：  
8 z# t( }- Z  }5 ^; ]% Dinitial
7 q4 R# n. `" S& y  begin
; A6 u- b( Z6 h. b: D- ^& {3 @    reset_task(100);//复位100ns，已经定义了'timescale 1ns/1ps
  end
4 F( ]( z4 t% j8 v- W//任务的写法
+ G6 o3 U) x5 g. X# C* Qtask reset_task;
% k( L1 U: ?! v: ]8 finput[15:0] reset_time;//复位事件
2 t9 V' [( L# L7 k6 Y% Gbegin
% F9 S/ p: y* O' e   reset=0;
; l3 a' ]9 r+ K: n( _/ A  `   #reset_time;
   reset=1;
0 N+ R. I9 O* H% p% Hend
endtask
task 是任务名
之后是输入输出
再紧跟是begin end

) }$ C4 p. [7 Y4 {实例解说
& v! g9 i* M- Q- r//自己定义
$ M5 ?& I4 d* B$ A4 a, t`timescale 1 ps/ 1 ps

//verilog模块名
0 k/ u& x8 l+ [module verilog_ex2_vlg_tst();

reg clk;//数据类型与顶层文件的数据类型不同
reg rst_n;                                            
" U' }5 W/ ?# y# wwire clk_div;

//verilog_ex2是被测试设计的顶层模块名，顶层模块例化为i1,也可以为i2 i3 i4
//括号中是接口
! E+ f- ?* m% x5 _5 O//.clk .clk_div .rst_n这3个.后面的引脚必须和顶层文件中的引脚名一致
7 g$ C' P: s8 c, z3 z* g( F//clk是对应得，接口引脚都是对应的                     
verilog_ex2 i1 (
7 ]2 A% `. h) z// port map - connection between master ports and signals/registers   
.clk(clk),
3 H5 Z; I7 p. I4 T) {. U.clk_div(clk_div),
$ _* J, X: j5 F0 z& U8 m7 q- V$ Z7 W.rst_n(rst_n)
( c: |- u1 x- C6 ~8 Z3 J) D$ i8 g1 \);
initial                                                
! X. A3 z/ |, Ebegin                                                  
2 e8 n( h- Z& l; N* e// code that executes only once                        
' D0 ~0 e6 A) d1 ?// insert code here --> begin                          
8 i  f3 M% [% w3 G! b  clk = 0;
  forever
   #10 clk = ~clk;
3 E% M! J2 q7 X8 N7 Q// --> end                                             
  $display("Running testbench");                       
: M. D2 q! E# U3 R6 f+ Z8 Fend  
initial
begin
7 S( O! _1 y( m7 G  rst_n = 0;
  #1000;
  rst_n = 1;
  #5_000;//delay 5us
) u  q/ i9 [$ p7 C! Q0 m' e; [  $stop;
end

( i* V3 j- @! s8 [' c. [

//i1中的的.clk 后面的是clk也可以改为clk0实例代码如下：
" W" T7 a; |, `- o/ W. M`timescale 1 ps/ 1 ps
module verilog_ex2_vlg_tst();
reg clk0;//clk0
- `# }$ S& ^3 P# ^reg rst_n;                                             
wire clk_div;
                        
verilog_ex2 i1 (
" O& V+ ?8 p5 R3 {7 Y  J.clk(clk0),//clk0
.clk_div(clk_div),
" N7 F/ k' a' e9 R! a5 D.rst_n(rst_n)
4 L0 M$ m/ Z/ w7 P);
initial                                                
) ]2 X+ F4 Y) e5 lbegin                                                  
                       
( k9 j+ ?: v& E1 j, Y3 f  clk0 = 0;
. m3 Z! F- {3 f  forever
: B, Q. f$ i$ e, T% b0 ?) Z   #10 clk0 = ~clk0;                    
  r5 J0 b) m2 W. Oend  
initial
% c3 x' N4 w/ l! {begin
  rst_n = 0;
3 l. N& w9 n) q/ z4 |0 M0 ~$ m  #1000;
. K+ a( L$ v" x% |  rst_n = 1;
  #5_000;//delay 5us
0 O3 c. H* n( J+ [& P( `5 |  $stop;
end
" Q2 a' A( N. `/ g$ c
# p0 ~3 I  z, m' F& G
2 S# l7 A2 M. W" m" @/ Y在顶层文件verilog_ex2.v 中
clk是输入引脚,是测试脚本的输出
! l$ [( v0 I: k( u$ P- e! F' Mclk_div是输出引脚,是测试脚本的输入
) m1 P9 C9 Q* ?! S8 Yrst_n是输入引脚,是测试脚本的输出

#10 clk0 = ~clk0;  表示每间隔10ns时间clk取反一次
/ M1 @8 B$ i" _, Q' e#1000;表示延时1000ns
$stop;表示测试时间结束

编写完之后设置
编写完之后Tools->EDA RTL Simulation就可以ModelSim仿真了

好书推荐：
吴继华，王诚《设计与验证Verilog HDL》
Janick Bergeron 《Writing Testbench》
$ l) w) |/ `3 G' {张春，陈新凯，李晓雯 《编写测试平台》

3 l) P, E6 ?2 Z5 ]$ q; QTestbench 应用实例：
先新建一个Quartu工程
工程文件夹verilog_EX2是文件夹名；
工程名为verilog_ex2；
工程设置为仿真工具为ModelSim，而不是ModelSim-Altera，
我使用的是ModelSim6.5 SE版本。
: ]0 L* G. P( _3 R8 \新建一个verilog HDL文件
3 A. l( n, N; B9 J输入以下代码：
  u( Q% G; N; D3 u/////////////////////////////////////////////////////////////////////////////
module verilog_ex2(
6 |$ [) K# r. ]$ t" O3 i' a$ a) P  clk,
  rst_n,
9 T' m$ r9 l8 m( [  clk_div
9 A; Y, q1 J; r);

input clk;//20MHz时钟输入信号
input rst_n;//低电平复位信号
output clk_div;//分频输出信号，连接到蜂鸣器
! D: c  ]" E0 q+ Y  n% |) P//---------------------------------------------------------
reg cnt;

always @(posedge clk or negedge rst_n)
  if(!rst_n)
    cnt <= 1'd0; //异步复位
  else
/ h( t% q3 L" @0 b9 `    cnt <= ~cnt ;

assign clk_div = cnt;

endmodule
& m6 G7 ]+ r6 F, e1 [, U////////////////////////////////////////////////////////////////////////////////////
% w; a7 R' Z( n  J9 X9 {- D保存为verilog_ex2.v文件
4 x  \/ E; q$ j* Y2 G编译Quartus工程。
编译之后有警告：
再把不用的引脚设置为三态输入，配置3个信号的引脚。

在使用TestBench之前就要设置ModelSim，
3 A8 l6 g0 ^: g4 lTools -> Options-> General -> EDA Tool Options界面下的ModelSim路径设置为D:\modeltech_6.5\win32
(我的ModelSim6.5 SE安装路径是D:\modeltech_6.5\win32,关于ModelSim安装和破解的问题，网上有许多的教程)

在一个工程中新建一个TestBench的步骤：
. H$ E" N' D4 G; H+ m/ D% Z由于新建一个工程之后，并没有TestBench文件，因此要建立一个Testbench文件
7 T* A) L3 V2 WProcessing->Start->Start Test Bench Template Writer
$ A( {- s; Y, D  ?& k* @新建一个TestBench模板，会提示Test Bench Template Writer was successful，成功新建模板
; q) y9 ]/ T6 q8 `  A接下来要打开新建的模板
: g8 I: v. y3 [0 vFile->Open->simulation文件夹/modelsim文件夹/verilog_ex2.vt
选择的时候注意把文件类型选择为 :All Files
; o" e2 X0 I# I3 c  C* c$ ?7 b打开verilog_ex2.vt文件后，删除原有代码写入:
//////////////////////////////////////////////////////////////////////////////////////////
6 F& S8 _: E% X1 B9 P`timescale 1 ns/ 1 ps
module verilog_ex2_vlg_tst();

reg clk;
& F( R5 U5 n0 ^* {5 m6 l: ~* _reg rst_n;                                          
wire clk_div;                     
verilog_ex2 i1 (
.clk(clk),
.clk_div(clk_div),
.rst_n(rst_n)
);
initial                                                
begin                                                                        
# \/ x/ z. z* t  clk = 0;
  forever
, n! y$ g2 k; p& f   #10 clk = ~clk;                                
  end  
8 e; Z) I$ P+ G  g7 M4 n8 K' Uinitial
+ h( X2 t8 a2 ~0 w* w1 c3 Obegin
  rst_n = 0;
  #1000;
$ ~  n2 A9 r$ q/ w+ s/ n  rst_n = 1;
  #5_000;//delay 5us
8 J( Z; m) V. |: n  $stop;
5 p4 T4 H8 b" i9 v1 x6 l5 Vend                                               
endmodule
- I0 |6 ]" M$ B9 }$ l//////////////////////////////////////////////////////////////////////////////////////////
1 c8 I) q1 i6 T0 L8 B* f* A# x保存文件
编译Quartus工程
以上只是新建了一个TestBench
之后就要向工程中添加Test脚本的内容
  a' s. N4 _6 G* ^Assignment->Settings->EDA Tool Setting->Simulation
6 Y' l  b7 I* Y. q% x! m' n$ H$ u1 |界面中Tool name选择Modelsim，
在NativeLink Settings中勾选Compile test bench:
单击后面的TestBenches，之后单击New,
出现一个New Test Bench Settings界面中
% o: b3 @/ d! E" e7 Z: X' V% n/ F( ]Test bench name(测试凳名称)中输入：verilog_ex2
Top Level module in test bench (测试凳中的顶层模块名):verilog_ex2_vlg_tst
Top Level module in test bench (测试凳中的顶层模块名)的输入查找方式是在Testbench中查找module后面的内容有：
module verilog_ex2_vlg_tst();就可以找到了。
Design instance name in testbench:实例化的模块名：i1也可以在testbench中找到
* A* b: ?; p  J2 Q7 ~在下面的Test bench Files中的File name中单击按钮,选择打开verilog_ex2.vt，再单击Add按钮加入testbench 文件
依次单击OK，退出设置界面。
再次重新编译Quartus工程文件

想查看Testbench 的结果就在Quartus工具中：
" k* d& ]: ?: q0 S( E8 }Tools->Run EDA Simulation tool->EDA RTL Simulation
进行RTL级仿真就可以看到Modelsim仿真的波形了

% B: i& q" k# B/ O! L- H仿真完之后需要做一个时序约束：
Tools->TimeQuest Timing Analyzer
初次打开时会提示：
  a. V% m0 J/ N0 E* E) WNo SDC files were found in the Quartus Settings File and verilog_ex2.sdc doesn't exist.
8 @) }  ~6 l. N5 XWould you like to generator an SDC file from the Quartus Settings file?
' q- u- G% Y4 G5 q7 _5 A. C单击是按钮
双击Create Timing Netlist
6 \- x- h, \2 X- r; Z  @2 ~# Q: _5 w双击Read SDC File
' c: U, c$ V8 o" }3 H在TimeQuest Timing Analyzer 界面中的工具栏中
+ W2 j. G7 {( _" _, G6 wConstraints->Create Clock
/ B9 ~; v/ r, }. j- x1 GClock name时钟名称输入：sys_clk
Period周期是：50ns(时钟晶振是 20MHz)
6 u6 n7 X5 y, D, A* ?' R2 W  ~单击Targets后面的按钮：
单击list选择clk，单击，选择OK按钮，单击Run。
7 |/ X0 s( V8 @8 o6 [双击Update Timing Netlist
双击Write SDC file，
8 a2 v6 [. a( S; F% }打开SDC文件就可以看到
! U* X, T9 i* H: Xcreate_clock -name {sys_clk} -period 50.000 -waveform { 0.000 25.000 } [get_ports *]
周期是50ns，

再重新编译Quartus工程，编译之后，工程就会有新的布局布线。
( x4 t+ a! d! v, I+ T7 k; S0 p$ b如果没有达到实序约束就会在Cirtical Waring中产生警告。
编译之后再到TimeQuest中查看一下。
2 W; f) B: M, O* C4 z( e4 X) [双击Create Timing Netlist
# p7 {% P$ S- ?) F% S# i双击Read SDC File
1 y' ^3 F/ D, x, |4 |' a. r- B& `在Datasheet中Report Fmax Summary最大值的报告（主频最高）
# E- o' j& G9 f$ `  O再看一下具体的时序约束的路径；
Macros->Report All Core Timings
* ^3 B  A* g, ~2 B/ B( N5 V% H可以看到Core clock setup和Core clock hold的两条报告

查看RTL Viewer 和Technolgy Map Viewer
在Fitter中查看Chip Planner。

; b2 F! ?; p) a

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