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最近接触DSP(TI的CC6678)和FPG(赛灵思的K7,V7)。涉及到几种并行serdes,比如PCI-E,SRIO,HyperLink,JESD204B
, D+ g- }" s' J$ c然后,我看到之前他们做的板子,全部都做了RX,TX组内的5-20mil级别等长。
6 R* H% Y7 [# u& C. x然后我就不太确定了,虽然说做了板内可能没问题,但过背板,鬼知道信号走多元,这绕的线,损耗,串扰太吓人了。$ [ G" t. V6 j# f- I _4 Z
目前就有一个板子PCI-E3.0数据跑不起来,还有个204B设计12.5G,只能到6G,绕线绕到姥姥家去了都。
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' J' D+ z8 M) D2 K我很早之前用PCI-E查过资料,intel有说这个R,T只需要差分做好就可以, RX,TX的class内无需等长,因为内部有对齐机制。
# D+ m& `0 E. o# T( p然后我看了TI的user guide,说让这几种全都要等长....................但是就基于PCI-E的说法差异,我不得不对TI的另外几种等长持怀疑态度。
. T- ]/ x& h6 S7 g; A但是其他几种,我死活没查到准确的时序方面的说法,到底用不用等长。只是说了,在PCS层,lane都有align功能,但只是提了一下。
: I; z _( o5 p6 d& T6 a: I9 D6 J所以请教下,有做过的大神,有没有这方面的资料,明确解释下lane的对齐,到底要不要等长。6 n9 D/ v6 V) ~; c/ M* @: O9 D
我这人有强迫症,我关注的问题点,不找到答案心里很不舒服,哈哈。
! l% r& A4 W+ m7 f2 m1 a( y希望懂得大神不吝赐教,多谢。+ O1 p4 D- G/ Z! k3 e9 c$ s: D( d
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我搜出来好多资料,还正在查找,但众人拾柴火焰高,大家一起比我一个人效率高。
3 Y9 A& o6 s; w% R$ _7 K$ ]呼叫下搜索达人狗大神,给我点过期狗粮
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