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最近接触DSP(TI的CC6678)和FPG(赛灵思的K7,V7)。涉及到几种并行serdes,比如PCI-E,SRIO,HyperLink,JESD204B
( g& {2 e) R2 m. f然后,我看到之前他们做的板子,全部都做了RX,TX组内的5-20mil级别等长。$ d p( U4 q5 j% E3 j* q
然后我就不太确定了,虽然说做了板内可能没问题,但过背板,鬼知道信号走多元,这绕的线,损耗,串扰太吓人了。* t& r% u' N1 H5 Z$ [
目前就有一个板子PCI-E3.0数据跑不起来,还有个204B设计12.5G,只能到6G,绕线绕到姥姥家去了都。1 H" g& \+ n, V& f1 k
6 @7 ?/ {* i0 Y2 \- s我很早之前用PCI-E查过资料,intel有说这个R,T只需要差分做好就可以, RX,TX的class内无需等长,因为内部有对齐机制。* x) ~ j/ Y }0 I6 R" X
然后我看了TI的user guide,说让这几种全都要等长....................但是就基于PCI-E的说法差异,我不得不对TI的另外几种等长持怀疑态度。8 i" s/ D8 T D5 ^3 T! |
但是其他几种,我死活没查到准确的时序方面的说法,到底用不用等长。只是说了,在PCS层,lane都有align功能,但只是提了一下。
7 `, g/ m- u/ j& z) h+ n/ B* h所以请教下,有做过的大神,有没有这方面的资料,明确解释下lane的对齐,到底要不要等长。
/ d1 t: s0 y* Q2 [我这人有强迫症,我关注的问题点,不找到答案心里很不舒服,哈哈。
! q- a2 @; P; [ I9 _0 k希望懂得大神不吝赐教,多谢。0 r4 g+ |% b K4 L) S
! c9 E: B- k8 d7 Y& e我搜出来好多资料,还正在查找,但众人拾柴火焰高,大家一起比我一个人效率高。
& _2 }4 |+ F$ b呼叫下搜索达人狗大神,给我点过期狗粮 2 I. d" K. H+ ]; e C/ B
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