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几种并行的Serdes接口求教

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1#
发表于 2019-4-13 11:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近接触DSP(TI的CC6678)和FPG(赛灵思的K7,V7)。涉及到几种并行serdes,比如PCI-E,SRIO,HyperLink,JESD204B
, D+ g- }" s' J$ c然后,我看到之前他们做的板子,全部都做了RX,TX组内的5-20mil级别等长。
6 R* H% Y7 [# u& C. x然后我就不太确定了,虽然说做了板内可能没问题,但过背板,鬼知道信号走多元,这绕的线,损耗,串扰太吓人了。$ [  G" t. V6 j# f- I  _4 Z
目前就有一个板子PCI-E3.0数据跑不起来,还有个204B设计12.5G,只能到6G,绕线绕到姥姥家去了都。
# X% G$ k. I9 s- I4 p$ ~  p
' J' D+ z8 M) D2 K我很早之前用PCI-E查过资料,intel有说这个R,T只需要差分做好就可以, RX,TX的class内无需等长,因为内部有对齐机制。
# D+ m& `0 E. o# T( p然后我看了TI的user guide,说让这几种全都要等长....................但是就基于PCI-E的说法差异,我不得不对TI的另外几种等长持怀疑态度。
. T- ]/ x& h6 S7 g; A但是其他几种,我死活没查到准确的时序方面的说法,到底用不用等长。只是说了,在PCS层,lane都有align功能,但只是提了一下。
: I; z  _( o5 p6 d& T6 a: I9 D6 J所以请教下,有做过的大神,有没有这方面的资料,明确解释下lane的对齐,到底要不要等长。6 n9 D/ v6 V) ~; c/ M* @: O9 D
我这人有强迫症,我关注的问题点,不找到答案心里很不舒服,哈哈。
! l% r& A4 W+ m7 f2 m1 a( y希望懂得大神不吝赐教,多谢。+ O1 p4 D- G/ Z! k3 e9 c$ s: D( d
! x' }. a2 [  X8 T& _" [
我搜出来好多资料,还正在查找,但众人拾柴火焰高,大家一起比我一个人效率高。
3 Y9 A& o6 s; w% R$ _7 K$ ]呼叫下搜索达人狗大神,给我点过期狗粮
! ]9 U6 [' ?0 D- g; d- F5 [

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2#
发表于 2019-4-13 11:36 | 只看该作者
但众人拾柴火焰高,大家一起比我一个人效率高。

; L3 i; Z8 v6 }4 g9 b" T5 W
4 i0 |. x1 g5 N" s  Y5 v提油救火!3 p. k8 }: L; F

* \- ~1 o7 O5 V3 b2 j

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3#
发表于 2019-4-14 01:11 | 只看该作者
我很早之前用 PCI-E 查过资料,intel 有说这个 R,T 只需要差分做好就可以, RX,TX 的 Class 内无需等长,因为内部有对齐机制。
  }$ [- J$ N, r6 j8 f然后我看了 TI 的 User Guide,说让这几种全都要等长....................但是就基于 PCI-E 的说法差异,我不得不对TI的另外几种等长持怀疑态度。
2 X6 C6 J! _5 A. y
美帝已經在談判桌上打趴你們了,你還相信他們講的鬼話。" W" d! U8 c& v' i
7 v7 ?9 d* J( U7 B7 ~5 d

PCI Express Routing.jpg (55.25 KB, 下载次数: 8)

PCI Express Routing.jpg

点评

就是因为我之前瞄到过类似的这个说法,PCI-E不需要等长,TI的文档说要5mil等长...........我就头大了,怀疑之,8G线,绕等长感觉是没事找事的节奏。 因为TI说,SRIO,HyperLink,都要等长,还有JESD204B,暂时没  详情 回复 发表于 2019-4-14 09:41

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6#
 楼主| 发表于 2019-4-14 09:41 | 只看该作者
超級狗 发表于 2019-4-14 01:11  F+ W, S' X+ i" k' a
美帝已經在談判桌上打趴你們了,你還相信他們講的鬼話。
$ V- j. D2 q! W9 ~- \
就是因为我之前瞄到过类似的这个说法,PCI-E不需要等长,TI的文档说要5mil等长...........我就头大了,怀疑之,8G线,绕等长感觉是没事找事的节奏。
- z6 A% }9 m9 L& `9 U) \因为TI说,SRIO,HyperLink,都要等长,还有JESD204B,暂时没找到明确的说法,我在从规范里面找,看能找到不。
0 v& W  e2 `% N5 d0 P! v# e多谢大神,效率杠杠的!!!!!!
3 ^7 |* ]' q0 Q2 d+ D; m

点评

就目前狗糧庫的挖掘,不需要等長是不同的 Data Lane 間,差分正負兩組走線還是需要等長。 走線總長度還是有限制,不可以是峰峰相連到天邊。  详情 回复 发表于 2019-4-14 12:31

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7#
发表于 2019-4-14 12:31 | 只看该作者
本帖最后由 超級狗 于 2019-4-14 13:28 编辑
/ E; b1 \0 e3 d' \- I  M0 _- }
kevin890505 发表于 2019-4-14 09:418 T/ D3 d1 X6 G4 N5 k: ~0 ^
就是因为我之前瞄到过类似的这个说法,PCI-E不需要等长,TI的文档说要5mil等长...........我就头大了 ...
8 h" h3 Y) H6 ~. F
就目前狗糧庫的挖掘,不需要等長是同的 Data Lane 間,差分訊號兩組走線還是需要等長。5 `' m! u2 v, f" r/ v7 n

8 F: g$ b% a6 `$ ?"Trace length matching between pairs is not required.", |1 N5 r" n3 Z

/ S: [9 [' a3 G! O0 w走線總長度還是有限制,不可以是「峰峰相連到天邊,此情綿綿無絕期」。: p7 X  P/ X1 a+ r

4 ~5 D2 p' B5 O8 L. ^( {* A% f8 e6 N! S3 l) l: X2 [% X

& U$ k& E) t  N8 {( s8 ~( w6 G/ d: [  N

点评

古人誠不欺我,在唐朝就已經知道了! --- "天長地久有時盡,此恨綿綿無絕期" => 天線的長度總是有盡頭,工程師的恨意總是沒完沒了。  发表于 2019-4-22 16:47
嗯,明白,多谢大神,我再研究下其他的几种。  发表于 2019-4-14 13:21

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8#
发表于 2019-4-17 17:35 | 只看该作者
个人认为和芯片厂家有关 做过intel和NVIDIA 对等长和长度 有明确等长要求的 可以去intel网站下载一个看看pcie3.0走线要求 很详细

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9#
发表于 2019-4-23 08:43 来自手机 | 只看该作者
pcie要做组间等长的,pcie协议有明确要求,因为组内的serdes串并转换后有时序要求。

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10#
发表于 2019-4-23 08:46 来自手机 | 只看该作者
你说的绕线会导致速率跑不上去也不存在,因为等长都是以最长的那对线为基准,你绕不绕线系统都得搞定最长的那对线。

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11#
发表于 2019-4-25 20:06 | 只看该作者
:):):):):)
  • TA的每日心情
    开心
    2021-1-29 15:36
  • 签到天数: 33 天

    [LV.5]常住居民I

    14#
    发表于 2019-12-6 14:58 | 只看该作者
    等长要求还是要有得,不过是对内,对于对之间不做严格等长要求
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