几种并行的Serdes接口求教

kevin890505

最近接触DSP（TI的CC6678）和FPG（赛灵思的K7,V7）。涉及到几种并行serdes，比如PCI-E,SRIO,HyperLink，JESD204B
然后，我看到之前他们做的板子，全部都做了RX,TX组内的5-20mil级别等长。
/ t! q3 D9 j; X! K然后我就不太确定了，虽然说做了板内可能没问题，但过背板，鬼知道信号走多元，这绕的线，损耗，串扰太吓人了。
目前就有一个板子PCI-E3.0数据跑不起来，还有个204B设计12.5G，只能到6G，绕线绕到姥姥家去了都。
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我很早之前用PCI-E查过资料，intel有说这个R,T只需要差分做好就可以， RX,TX的class内无需等长，因为内部有对齐机制。
然后我看了TI的user guide，说让这几种全都要等长....................但是就基于PCI-E的说法差异，我不得不对TI的另外几种等长持怀疑态度。
但是其他几种，我死活没查到准确的时序方面的说法，到底用不用等长。只是说了，在PCS层，lane都有align功能，但只是提了一下。
所以请教下，有做过的大神，有没有这方面的资料，明确解释下lane的对齐，到底要不要等长。
我这人有强迫症，我关注的问题点，不找到答案心里很不舒服，哈哈。
- x3 e1 v; E/ s希望懂得大神不吝赐教，多谢。

我搜出来好多资料，还正在查找，但众人拾柴火焰高，大家一起比我一个人效率高。
: [: F; e' C1 E8 v# V呼叫下搜索达人狗大神，给我点过期狗粮

超級狗

但众人拾柴火焰高，大家一起比我一个人效率高。

0 D4 S& j& [7 l% ~1 G5 _) @2 h提油救火！
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超級狗

我很早之前用 PCI-E 查过资料，intel 有说这个 R,T 只需要差分做好就可以， RX,TX 的 Class 内无需等长，因为内部有对齐机制。
然后我看了 TI 的 User Guide，说让这几种全都要等长....................但是就基于 PCI-E 的说法差异，我不得不对TI的另外几种等长持怀疑态度。

; Q( v. E# C6 K美帝已經在談判桌上打趴你們了，你還相信他們講的鬼話。
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超級狗

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超級狗

kevin890505

超級狗 发表于 2019-4-14 01:11
, }) v8 G+ p9 f美帝已經在談判桌上打趴你們了，你還相信他們講的鬼話。

3 U* e+ G8 P7 E就是因为我之前瞄到过类似的这个说法，PCI-E不需要等长，TI的文档说要5mil等长...........我就头大了，怀疑之，8G线，绕等长感觉是没事找事的节奏。
/ I2 G) z+ J* S( T6 J因为TI说，SRIO,HyperLink，都要等长，还有JESD204B，暂时没找到明确的说法，我在从规范里面找，看能找到不。
多谢大神，效率杠杠的！！！！！！
/ I0 D+ O! h( [) j1 O* }& D

超級狗

kevin890505 发表于 2019-4-14 09:41
就是因为我之前瞄到过类似的这个说法，PCI-E不需要等长，TI的文档说要5mil等长...........我就头大了 ...

- ^; F% P1 X. l- `* T就目前狗糧庫的挖掘，不需要等長是不同的 Data Lane 間，差分訊號兩組走線還是需要等長。
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7 e0 f9 j! ^3 x  ^"Trace length matching between pairs is not required."
% \: x) @* e8 F- k- L$ r* N
+ V) e6 F% v- X: e9 R5 S  Q# H! a走線總長度還是有限制，不可以是「峰峰相連到天邊，此情綿綿無絕期」。

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djadfas

个人认为和芯片厂家有关 做过intel和NVIDIA 对等长和长度 有明确等长要求的 可以去intel网站下载一个看看pcie3.0走线要求 很详细

EdisonZheng

pcie要做组间等长的，pcie协议有明确要求，因为组内的serdes串并转换后有时序要求。

EdisonZheng

你说的绕线会导致速率跑不上去也不存在，因为等长都是以最长的那对线为基准，你绕不绕线系统都得搞定最长的那对线。

wcf88123310

:):):):):)

anguchou

HRBWCB

学习学习

snutqq

等长要求还是要有得，不过是对内，对于对之间不做严格等长要求