转——高性能交互总线设计

Zedd

转——高性能交互总线设计

哥承认，标题党了，哈哈，不过本帖主题离标题不会偏太远，算是该设计的一个开篇之作。
8 Q3 t' i2 O' h$ l废话不多扯，我们直奔主题。
' X0 V8 A0 U( V( p- t# L我们这里提到的高性能交互，指的就是ALTERA的新一代SOC器件上ARM和FPGA portion的数据交互。
这一块是这个器件上一个非常突出的功能和非常有特色的地方，至于为什么这么说，我想我不用过多解释，大家应该都清楚。
ARM内部的总线是基于AXI协议的，之前老的版本协议叫做AMBA，这些不是我要介绍的重点，因为AXI的协议规范实际上是比较复杂的，内容也比较多。
' F0 x- L5 t* \! x6 h我要介绍的重点，是我们器件上各个节点的总线带宽，以及互联通路是个什么样子。
% V4 R/ [/ N4 Q6 d- W/ o先来张图：

困了，眼睛睁不开了，明天再继续
下面这个图可以看一下各个module内部互联通路

有一些是全相连的，有一些是部分相连，这些detail都在handbook中有具体描述，
" V' w6 o3 D8 V这里我只贴一下L3 SWITCH的互联情况：

因此，有一些module之间是没有直接数据通路的，如果需要交互，则需要通过其他buff来实现，
( S2 O' b5 _; U( E" m8 U比如下图中打X的连线：
' D- @! E7 P) @  l! m

除了datapath，我想大家最最最care的应该是性能问题了，比如ARM和FPGA交互的带宽可以达到多少，，FPGA来处理HPS MAC的数据的话，带宽是什么样的。。。下面的图我想是可以非常好的回答此问题的：
7 a# D, c" U+ f2 k  p1 O
- ?0 [- R2 T1 }# M; O4 K9 QOK，到这里我的概览性解释差不多就完了，最后附上一个具体设计的sch，是一个FPGA从FPGA的blockram中将数据读出来再写到HPS的地址空间
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4 p4 `. u' w9 n# m+ D后续就慢慢分析详细的设计细节了，不过不会深入到verilog代码级

fanichicl

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