FPGA设计需注意的方方面面

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FPGA设计需注意的方方面面

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) w0 ~. C8 H- H8 P9 I , q& q8 e' I. G0 ?8 a9 ^+ F 不管你是一名逻辑设计师、硬件工程师或系统工程师，甚或拥有所有这些头衔，只要你在任何一种高速和多协议的复杂系统中使用了FPGA，你就很可能需要努力解决好器件配置、电源管理、IP集成、信号完整性和其他的一些关键设计问题。不过，你不必独自面对这些挑战，因为在当前业内领先的FPGA公司里工作的应用工程师每天都会面对这些问题，而且他们已经提出了一些将令你的设计工作变得更轻松的设计指导原则和解决方案。 : T, T: v1 N0 H+ M I/O信号分配 7 D, Y3 k) I+ |1 l 　　可提供最多的多功能引脚、I/O标准、端接方案和差分对的FPGA在信号分配方面也具有最复杂的设计指导原则。尽管Altera的FPGA器件没有设计指导原则(因为它实现起来比较容易)，但赛灵思的FPGA设计指导原则却很复杂。但不管是哪一种情况，在为I/O引脚分配信号时，都有一些需要牢记的共同步骤： , C5 ?% b3 z6 w1 a ; u9 I6 N5 b/ L# W 7 }3 n: p5 d( ?& Q1 C1. 使用一个电子数据表列出所有计划的信号分配，以及它们的重要属性，例如I/O标准、电压、需要的端接方法和相关的时钟。 ) v4 m' s) D" B; U 0 X% B5 a6 u+ w% `" M0 i' {+ R+ G2. 检查制造商的块/区域兼容性准则。 ' G3 a; W+ d0 f/ w; n3 ] 3. 考虑使用第二个电子数据表制订FPGA的布局，以确定哪些管脚是通用的、哪些是专用的、哪些支持差分信号对和全局及局部时钟、哪些需要参考电压。 4 q' @$ x+ D6 v6 J7 q2 y! ` 4. 利用以上两个电子数据表的信息和区域兼容性准则，先分配受限制程度最大的信号到引脚上，最后分配受限制最小的。例如，你可能需要先分配串行总线和时钟信号，因为它们通常只分配到一些特定引脚。 5. 按照受限制程度重新分配信号总线。在这个阶段，可能需要仔细权衡同时开关输出(SSO)和不兼容I/O标准等设计问题，尤其是当你具有很多个高速输出或使用了好几个不同的I/O标准时。如果你的设计需要局部/区域时钟，你将可能需要使用高速总线附近的管脚，最好提前记住这个要求，以免最后无法为其安排最合适的引脚。如果某个特定块所选择的I/O标准需要参考电压信号，记住先不要分配这些引脚。差分信号的分配始终要先于单端信号。如果某个FPGA提供了片内端接，那么它也可能适用于其他兼容性规则。 & w3 N* o1 r& e% ` & A: c  A$ ]) f7 T 4 }& B9 e7 s5 ~8 v6. 在合适的地方分配剩余的信号。 , @# L$ y3 n. \8 s- M$ v1 C 　　在这个阶段，考虑写一个只包含端口分配的HDL文件。然后通过使用供应商提供的工具或使用一个文本编辑器手动创建一个限制文件，为I/O标准和SSO等增加必要的支持信息。准备好这些基本文件后，你可以运行布局布线工具来确认是否忽视了一些准则或者做了一个错误的分配。 . n0 c( N! s$ e! N* z　　这将使你在设计的初始阶段就和布局工程师一起工作，共同规划PCB的走线、冗余规划、散热问题和信号完整性。FPGA工具可能可以在这些方面提供帮助，并协助你解决这些问题，因此你必须确保了解你的工具包的功能。   G! @& T$ k: f/ q) A 3 x, J4 |1 M$ }: [7 ]% n0 I ) [1 a- f" A9 ^6 O2 j( M7 E* C　　你咨询一位布局专家的时间越晚，你就越有可能需要去处理一些复杂的问题和设计反复，而这些可能可以通过一些前期分析加以避免。一旦你实现了满意的信号分配，你就要用限制文件锁定它们。 # Z9 ?# Z% j/ h# r 6 _" R  T2 \# M8 G 7 z% i; t0 P% [. G# j0 ~  V* h( [file:///C:\Users\peiliang\AppData\Local\Temp\ksohtml\wps4C02.tmp.png 图：(a) 未采用Fusion架构的典型系统板结构；(b) 采用Fusion架构的典型系统板结构。 信号完整性 　　大多数先进FPGA能够处理速度为数百兆赫兹的并行总线和具有工作在千兆赫兹范围的串行接口。以这么快的速度工作时，你需要了解信号完整性的原理，因为高频信号的处理会给我们精确简单的数字世界带来一连串模拟设计问题。 # f- U7 b! V/ s, J! H 　　安排一些时间阅读FPGA供应商提供的文献。即使你对某个器件或者供应商的信息已经烂熟于心，也有必要参考其他供应商提供的文档，因为不同公司的文档往往有不同的见解。你将会发现在很多问题上不同的供应商拥有不同的观点，如什么会产生高速信号、切换信号之间可以存在多少时延而仍然可以认为它们是同时的等等。FPGA供应商的工具通常可以很好地执行一些基本的信号完整性分析，因此你必须完全了解你所获得的工具包的所有潜能。 　此外，目前市场上有几百种关于信号完整性和降噪的书。如果你是个新手或者需要一个进修课程，你可以考虑阅读Douglas Brooks编写的“信号完整性问题和PCB设计”。如果需要进行更深入的探讨，可以阅读Howard Johnson编写的“高速数字设计”。 　　FPGA可能会由于太多的高速SSO而对系统中的信号(或其它FPGA信号)带来严重破坏，因为这会导致称为同时切换噪声(SSN)的噪声。SSN也叫做地反弹或VCC反弹，对于单端标准，SSN是在输出由低到高时提供瞬态电流和由高到低时吸收瞬态电流的过程中，由多个输出驱动器同时切换和导致器件电压与系统电压之间的变化而引起的。 " n4 c3 y! \1 y2 Q9 c % u! K) u/ ~  ~ + O3 _. [' N1 z# f　　在高到低的转换引起地反弹时，由低到高转换也会导致VCC下降。由于电容通常安放在VCC和接地层之间，因此SSN典型地存在于这两个地方。由低到高转变时地反弹也有可能出现。 于是，SSO变成了干扰信号，它会产生可能耦合到邻近信号的噪声。对于某个区域而言太多SSO可能会导致电源的扰动。由于以下2个原因，SSO已经变成一个必须认真对待的问题：1. 切换时间大幅下降；2. 过孔尺寸和走线宽度的减小加上更大的板厚度已经推高了板极电感，这将大幅增加出现地反弹的可能性。更大的负载电容也可能导致SSN，虽然程度上会轻一点。当有效VCC低于期望值，从而导致I/O缓存的转换速度低于期望速度时，SSN也可能导致时序问题变得突出起来。 　　有几个方法可以减小SSN。有些器件只需通过限制I/O标准的选择就可简化这个问题，但不是所有器件都能这么做。一些供应商建议将高速总线输出分布到整个裸片上，如果SSN是你唯一关注的问题，那么这绝对是一个很好的建议。不过，如果按照这个建议去做，有2个基本问题将会冒出来。 4 f  C: n6 ^* g! }( A( W2 y $ l) q2 K3 `( ]3 Z* {$ C　　首先，这可能会带来下游布通性问题，因为将信号散布到整个裸片上经常会引起更多的走线交叉。而这就导致需要更多的信号布线层。其次，大多数设计在散布信号前也要求进行仔细研究，因为当一个总线散布到特定的块或区外时会引起块/区间的兼容性问题。因此，如果你能在考虑布通性的同时，小心地将一个较小的总线分布到一个或两个块/区域内，那么系统将会工作得很好。 　　如果你被一个具有相邻高速切换输出的设计所困扰，有好几种技术能帮助你解决潜在的SSN问题。首先对你的设计进行合适的布局和去耦合。对于去耦合，使用距离尽可能近的电源和地平面对，中间用一个SMT电容隔开。使用SMT电容进行去耦合也有助于减小电感，而电感是产生系统噪声的一个主要因素。 3 U5 j8 |( b6 ^+ b/ f5 i ; R8 |5 E, i3 `+ D2 K& U$ r$ R　　如果你仍然觉得需要使用去耦电容(为了减小SSN)，应该使得这些电容的位置尽可能靠近高速输出引脚。Altera的一项研究发现，如果这些电容到引脚的距离大于1英寸，在使用适当的SMT电容去退耦时，这些电容变得效率极低。其他减小SSN或者其可能产生影响的建议包括：避免将敏感信号(复位、时钟和使能等)位于SSO附近；可能时，使用较小偏移的输出和使用最低电感的过孔；通过在合适位置插入延时使得输出信号交替出现。即使已经完成了PCB的生产，这个建议仍然可以应用。 + `6 A' _- Y9 z& p6 q, H. _ 2 u) _& u& R2 Y- V: @, ~& Q, a( @　　参考将被连接到FPGA上的器件的相关资料。对于每个器件，确定最大输入低电压门限(单位毫伏)。这是FPGA驱动该器件需要的最大电压，所以该设备仍然可以检测到一个有效逻辑低状态(最大VIL值)。同样，还要确定器件可以容忍且能继续工作的最大输入负脉冲信号(单位毫伏)。 * ?9 ~7 e; e+ p3 p7 ]2 P1 |( c7 i 　　在某些情况下，最大容许的地反弹可能不是或者不仅是以上给出的值。而是要通过获得最大输入低电压门限的最小值、最大输入负脉冲信号、或者所有器件的最大地反弹来确定最大的系统地反弹。 2 d8 {' m: \( z# r5 _. M  Y　　然后，根据具有相似负载特点的网络连接的数目和种类对类似的FPGA总线进行分组。接着研究每个部分、区域或者块的电源和接地引脚数目，还有对于所使用的每个I/O标准，每个电源和接地管脚对所允许的SSO数目。这些数目可以用于计算每个组的总电容负载和每个输出驱动的电容，以确定可以容忍的SSO最大值。 + z( v5 a- c4 u( v8 [; H$ { 1 C! M& Z( @. l$ }0 `) z* `/ I- Z　　你也应该咨询供应商以确定基于每个块和每一对块你是否超过了推荐的SSO数目，前提是供应商已经研究了这些问题。同时，因为有多个因素会导致SSN，所以最好建立一个具有内置抗噪声性能的鲁棒系统。否则，就使用针对每个引脚限制I/O标准的器件，这样就可以减少可能的SSN问题。 : n2 g9 {+ t- j( p3 @- W% _: U 6 [6 y/ ~7 G& r2 A / [2 o- P+ i7 L! u' x% @6 ^6 e差分信号 6 g$ z/ ^7 i  a4 r; y 　　在FPGA设计中，你可能会发现对差分信号的处理存在最多的争议。类似于SSN，最好从供应商、书籍和用户群获得尽可能多的信息。同时，在确定某个方案前咨询你的布局部门以了解他们推荐的建议和信息。 $ t9 d; {7 ]' Q! G3 n- t 　　主要争论开始于差分信号对是否应该采用宽边耦合还是边缘耦合，以及每对之间到底应该存在多少耦合。答案通常是“根据具体情况确定”，所以需要进行具体研究。 , ]3 X3 ]+ [' K0 u. `　　如果你不能确定对于一个单端信号为什么需要选择差分I/O标准，答案很简单。使用差分信号，你几乎可以完全控制信号的回路。因为这是信号对的一部分，而且理论上在任何一个接地(或者电源)平面上不应该出现来自信号对的电流。 6 A- {2 \) }( S$ ~ 4 k$ G- s& C8 m6 m2 ]7 ~ 3 ?2 f1 j8 q( [0 u* {　　这里假设走线对具有相等长度，布设在相邻区域且间距不变，走线阻抗恒定且匹配。此外，利用单端信号，你很难控制信号回程，而且测试一个信号的返回也可能徒劳无益。 # I3 y4 P2 R/ j  [* z7 _ 5 v% C6 p$ C- z9 X　　差分信号的主要缺点是他们需要两根走线彼此临近。当在一个PCB上分配几百个差分信号时这可能是个难点。但这是布线工程师的问题，不是吗？

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kinidrily

讲的很仔细 谢谢楼主