倍频电路

Ferrya

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经过前面的学习，相信大家已经掌握了软件的基本操作和设计的基本流程，接下来我们尝试利用FPGA的内部的电路延迟，来搭建一个倍频电路。

倍频电路架构图：

时序图：

接着我们尝试使用Verilog HDL语音，把上述的倍频电路结构描述出来：

代码如下：

         

    代码写完之后，我们再新建一个VerilogHDL File，用作test bench（测试程序）；

测试代码如下：

         

    全编译没问题通过之后，就可以进行仿真了：

    选择Gate Level Simulation…（必须选择后仿）；

         

    选择Run；

         

    由仿真图可得，out_clk的频率刚好是clk的两倍，占空比却不是50%，但已经达到了倍频的目的，所以本次试验是成功的。

helendcany

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