FPGA外设的时序约束

Ferrya

FPGA外设的时序约束

. q2 r) L" H! h# ?6 |2 H* T8 gFPGA的 约束，是软件的朋友搞FPGA的时候比较头疼的事情。

你是有心人的话，就不难，
) N" X  |3 z0 M, A比如
  用什么脚啦，
  上什么电压了，
2 j5 k" b. z# e  \4 N  设置模式啦，  ---- 这些都好理解

说道时序的约束，有的做 FPGA 几年都 都还没有搞清了。

$ i: i, ]5 q1 T( i# W3 H1 ~  L# _这里给大家 白话 一下， 这个让人 “摸不透” 的 时序。
0 ?8 D+ L4 _/ {, t3 M' i* d* X

FPGA里面 95%  都是同期电路，5%左右的异步时序

' T+ u& W( C- L2 L+ W) F
, O) f. Y/ B) o. t2 C同期时序约束 这个 基本，设个跑多少 freq, 看报告就行了
% x7 p* `2 j- F' e+ x异步电路的话，就不是这样了，
而是定义 A时钟域 到B时钟域 的 那根线的 时间，也是等于长度。
（这里为什么，说的是一根线，我们推荐这么搞）
( ]/ {9 D# M3 D' }' y
( C+ Q$ A5 q5 l- ]; c$ u6 j内部搞定了后，就是外部电路了，
FPGA 和 外部电路的时序搞定的话，项目离收尾就近了。
  T) P1 u. w( `  ?% P

helendcany

原来是这样啊