转——软核 硬核 固核

Ferrya

1 X- Z8 h; b7 s2 u0 I- z. X

转——软核 硬核 固核

IP（Intellectual Property）就是常说的知识产权。美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC、ASSP和PLD等当中，并且是预先设计好的电路模块。IP核模块有行为（Behavior）、结构（Structure）和物理（Physical）三级不同程度的设计，对应描述功能行为的不同分为三类，即软核（Soft IP Core）、完成结构描述的固核（Firm IP Core）和基于物理描述并经过工艺验证的硬核（Hard IP Core）。

1． 软核(Soft IP Core)

& Z" }" z3 i" e/ h软核在EDA 设计领域指的是综合之前的寄存器传输级(RTL) 模型；具体在FPGA 设计中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。
其优点是灵活性高、可移植性强，允许用户自配置；缺点是对模块的预测性较低，在后续设计中存在发生错误的可能性，有一定的设计风险。软核是IP 核应用最广泛的形式。


. M; F! Y$ @  ^8 o; jIP软核通常是用HDL文本形式提交给用户，它经过RTL级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级设计网表，并可以进行后续的结构设计，具有很大的灵活性，借助于EDA综合工具可以很容易地与其他外部逻辑电路合成一体，根据各种不同半导体工艺，设计成具有不同性能的器件。软IP内核也称为虚拟组件（VC-Virtual Component）。

2． 固核(Firm IP Core)
8 E/ L( y0 k$ [  q3 \9 C
固核在EDA 设计领域指的是带有平面规划信息的网表；具体在FPGA 设计中可以看做带有布局规划的软核，通常以RTL 代码和对应具体工艺网表的混合形式提供。将RTL 描述结合具体标准单元库进行综合优化设计，形
成门级网表，再通过布局布线工具即可使用。和软核相比，固核的设计灵活性稍差，但在可靠性上有较大提高。
' t; b; J' z: _8 b8 ?目前，固核也是IP 核的主流形式之一。

8 W& ]( @6 v& |8 W  L, Y9 Q
1 T3 K% o6 b/ B1 NIP固核的设计程度则是介于软核和硬核之间，除了完成软核所有的设计外，还完成了门级电路综合和时序仿真等设计环节。一般以门级电路网表的形式提供给用户。
4 U$ O# w' p9 w
3. 硬核 (Hard IP Core)   硬核在EDA设计领域指经过验证的设计版图 ;具体在 FPGA 设计中指布局和工艺固定、经过前端和后端验证的设计，设计人员不能对其修改。不能修改的原因有两个 ：首先是系统设计对各个模块的时序要求很严格，不允许打乱已有的物理版图 ;其次是保护知识产权的要求，不允许设计人员对其有任何改动。IP 硬核的不许修改特点使其复用有一定的困难，因此只能用于某些特定应用，使用范围较窄。
: b9 n; |: E/ {- B6 N
IP硬核是基于半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来就用的全套技术。
( E$ n' w' M8 F& k! I
* G+ @4 M* t6 W0 P

helendcany

手动点赞