转——第十五章 串口发送图片数据到SRAM在TFT屏上显示

Zedd

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十五、串口发送图片数据到SRAM在TFT屏上显示

, S& e5 D; m# ^$ l
; R6 D3 W/ w0 H之前分享过rom存储图片数据在TFT屏上显示，该方法只能显示小点的图片，如果想显示TFT屏幕大小的图片上述方法rom内存大小不够。小梅哥给了个方案，利用串口将图片数据传给SRAM，传完后在从SRAM中读取图片数据进行显示。有了梅哥的提示后就开始动工了，首先是设计SRAM的控制程序。
SRAM（静态随机访问存储器）是一种半导体存储器。“静态”一词表明只要有电源供电，数据就会保存，而不会“动态”改变。
本实验平台是基于小梅哥出品的芯航线FPGA开发平台，该平台的SRAM芯片采用的是ISSI的IS61LV25616，它是一个256K*16位字长的高速率静态随机存取存储器。
% S2 M+ f* [4 `% Y/ D/ p+ U. w通过查阅手册得知，除了地址总线和数据总线外，该芯片还包含五个控制信号（手册上的符号与这个有差别，手册是符号上一横线代表低电平有效）。
8 ~" \) p0 C' e' x. t

• ce_n（芯片使能或芯片选择）：禁止或使能芯片。
• we_n（写使能）：禁止或使能写操作。
• oe_n（输出使能）：禁止或使能输出。
• lb_n（低字节使能）：禁止或使能数据总线的低字节。
• ub_n（高字节使能）：禁止或使能数据总线的高字节。
  % }# Q( o  D3 C# o

所有这些信号都是低电平有效，后缀_n用于强调这一特性。功能表如表1所示：信号ce_n用于存储器扩展，信号we_n和oe_n用于写操作和读操作，lb_n和ub_n用于字节配置。
: v( b1 j3 u( j
: \5 O9 w& S2 f& G

表1 SRAM控制信号的真值表

: x  S: H0 I# u. O9 }
接下来分析SRAM的读写时序图，两种类型的读操作时序如图1（a）和图1（b）所示
: o9 }  h( t8 `+ ]6 F- t

（a）地址控制的读周期时序图（ce_n=0，we_n=1，oe_n=0）

（b）oe_n控制的读周期时序图

0 I- b" C$ g# @# _* T  I

（c）部分时序参数的介绍

图1 读操作的时序图和部分参数

本实验数据用的是16位，所以lb_n和ub_n控制位我们一直给低电平即可。关于ce_n控制位在复位后一直给低电平即可。
芯片手册上关于写操作时序有四种类型，这里就简单介绍其中一种，其他的类似，写操作时序如图2所示：
$ a2 h4 T& J) \* j0 V
5 d  j% g6 L0 a- h

（a）写操作时序图

7 a5 I/ x1 ?' M6 Y$ g

（b）部分时序参数的介绍

图2 读操作的时序图和部分参数

根据上面的读操作和写操作时序，结合小梅哥的芯航线开发平台，取读写周期为20ns，这样可以直接采用平台已有的50Mhz的时钟，根据上面的时间限制，在读操作时，可以在使能读操作后，采用在时钟上升沿时改变地址，这样在下个时钟上升沿到来时就可以读取该地址的数据，也就是数据相对与给的地址是有一个时钟周期的延时。在写操作时，同样也是在时钟的上升沿给地址和待写入的数据，这样可以满足参数的时间要求。
SRAM控制器的设计如下：
! ~$ X5 U9 W9 J5 Z9 e

& Z7 I+ k8 c& ?& P! G4 M9 a1 p2 q
! z2 E3 ]) V" i. ?. c! X) L
4 {- H% q: ?5 @$ e, @
SRAM的数据线是输出输入数据共用的，要将其设计成三态门形式，具体如代码84行所示。接下就是编写tb文件来验证驱动程序，代码如下：
- O$ j, W  e5 o: {* T0 D4 z, \

- z0 c' L; Q# S* Y, J

6 F3 t; u3 ~1 u! d7 I# x
4 n* C! d+ g- R" s) n5 G; b仿真结果如下：

写操作控制信号放大后波形如下：
% D+ r! P) v- ~/ q+ Q6 [1 v

读操作控制信号放大后波形如下：
2 `: A$ t# \( Y2 p& ]
( |  f( m6 T! v. _! t. \) m

2 u4 p" Q% t: g这里需要说明一下，就是读操作读出的数据没有值，主要是没有真正的接SRAM，还没想到怎么去验证读数据，但是仿真结果可以看出，读写时序与按预期设计的一致。如果想进一步进行板级验证，也是可以的，这就需要使用SignalTap II Logic Analyzer工具对写入的数据和读取的数据进行抓取和比较，从而判断控制驱动设计的对错，具体的操作后面会提到。关于SRAM的控制驱动就说这么多，其他的可以参考芯片手册做更进一步的设计，本人经验不足，还望前辈们批评指正。
接下来还是进入今天的主题，就是通过串口的传图片数据到SRAM，然后通过读取SRAM的图片数据在tft上显示完整的图片，主要是解决上次通过读rom数据显示图片不能显示整个tft屏的问题。主要的设计框图如下：

( H. W8 |# E: x9 p" |  t4 p9 H

框图中除了UART2SRAM模块是没有设计的，其余模块都已经进行了设计和验证，串口接收模块和tft屏的驱动参考的小梅哥教程里的。UART2SRAM模块主要有两个功能一个是将串口接收来的8位的数据每两个合成一个16位的数据传给writedata，还有一个是向SARM里写入数据和读取数据。数据的合成首先对串口接收模块的输出数据进行一个计数，然后通过计数器的数将每两个8位合成一个16位的数据，也就是个数为偶数时进行一次合成。具体代码如下：

& j4 F7 V1 x' u% C) L& S+ R
+ S9 I  l8 x7 u9 X, ?/ y1 u

这个代码根据串口接收模块的不同稍有差别，主要是是看你设计的串口接收模块接收完成标志位，输出数据的时序关系，大概有两种不同的时序，如下图所示：
" U1 k; n0 ?1 X0 a  a* o

本实验串口接收模块的时序是右边的图，如果是左边的时序图，上述代码需要做相应的修改，主要是产生合成数据标志位有所变化，此时标志位就直接为data8bit，不用延时一时钟周期，具体时序如下图所示：
+ P% W3 I# n6 `9 G2 `6 D

两种不同的时序稍有差别，总的思路是一样的，具体实现可根据实际的情况而定。
接下来就是向SARM写入数据和读取数据，本实验是先将合成的16位的数据写入SRAM，然后再通过读取SRAM数据进行图片的显示。写入数据主要是写控制位ce_n和地址的控制，本实验没有加入按键等外部的控制，写控制就直接从接收串口数据开始，图片数据接收完成截止。具体代码如下：

; r! Q5 a) o8 c; F; z
* S5 u5 m) S8 x! O6 G8 w; \
8 Q" t% J+ B1 w) @' E9 [3 V写入数据地址在每次合成数据时加1。为了保证写入的数据是从地址0开始的，在复位状态下将初始地址设为最大18'h3ffff，这样在第一次有效16位的数据时，地址正好是从0开始。具体代码如下：
* ?6 T: o; d& m9 x' Q8 t: d

4 H2 H  w2 c1 ?; a0 u3 A0 `上面判断data_cnt[0]==0是判断计数器奇偶的。
/ [" z+ i; s" e( `6 k数据的读取，和rom读取数据类似了，这里只多了一个读取控制，本实验将该控制信号在数据写完后就将其变成有效，便可进行数据的读取，数据读取的地址主要是依据tft驱动模块的行扫描和场扫描计数器来计算的。具体代码如下：
% J8 S, u8 b9 l  G; F; F' T

1 f( D; M. E! \6 B+ K9 T
9 h" s4 J8 l% ?: V* {

  u' C6 n7 h2 G: E6 r. G( Z

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0 t7 U. y4 h# r& M

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