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Vivado简单逻辑门工程-工程新建及RTL分析 8 l; k5 H1 F7 s' y. v
) W7 H$ D5 w! r2 t
设计中使用vivado,VHDL编程* s; a" |! R4 a& D& m ~7 y( ?1 c2 R' n
FGPA开发流程如下
# y: E: q; k( N) e
可通过两种方式启动vivado,Tcl控制台或者GUI,类似于现在windows操作和过去的Dos操作,tcl命令太长了,参考官网吧" q- @% k5 U- V: ?, ^
按照“工程命名”-“工程类型”-“器件选择”步骤进行,我的如图,综合实现已完成
8 X( M/ l$ {- X+ B( }
B6 M+ B6 B# n5 F) k: @; y添加设计源文件,定义3个端口a、b、z,代码如下,进行6种常用运算,z输出结果 1. entity top is 2. Port ( a : in STD_LOGIC; 3. b : in STD_LOGIC; 4. z : out STD_LOGIC_VECTOR (5 downto 0)); 5. end top; 6. architecture Behavioral of top is 7. begin 8. z(0)<=a and b; 9. z(1)<=a nand b; 10. z(2)<=a or b; 11. z(3)<=a nor b; 12. z(4)<=a xor b; 13. z(5)<=a xnor b; 14. end Behavioral; # }* p( b6 y9 h% J
. s! \8 k. E9 e. i, d
! P( ]- O' F& r1 j3 }; iRTL分析后网表,几种逻辑符号清楚,符合程序程序要求0 W0 t3 m' q2 i/ A' K1 @' p
. w8 b: o% s9 Y7 Y0 M3 ~( W! i" x
0 W9 j+ |' h+ v输出日志部分:
0 m/ u6 K0 |9 K/ r) `0 gReport Cell Usage: 8 J5 D l! g( w4 c
+------+-----+------+# A4 R/ F. m" K% b, X+ ~
| |Cell |Count |% Z$ ?% J% i. s" T& N5 y, b& n
+------+-----+------++ V) G2 \& K l+ w/ F# L
|1 |LUT2 | 6|
, M2 r7 B# [% p: _& i0 Q! n$ Z! Z|2 |IBUF | 2|7 B5 O# \7 b5 ?
|3 |OBUF | 6|9 Q( G/ p" \; B2 K* U
+------+-----+------+
# M+ S/ }2 ] P# i8 t- Y, C6 s7 L- K( ^9 H4 @
Report Instance Areas: G, f W7 y8 z/ i8 V
+------+---------+-------+------+
3 I, s+ a0 t+ u; X- N| |Instance |Module |Cells |
/ \# ?$ W$ p$ a. o4 T: W- E8 l+------+---------+-------+------+- t2 n& b$ k, t3 B0 r6 i* q
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+ C# M! o* R7 ^! U+------+---------+-------+------+
) \+ d5 c* u. j. U$ a4 G5 H& ?4 _; [7 F& R3 j! v5 _2 V
. T$ ^% y% t# u7 L: ?( T
! Q2 P4 ]& P1 W; Z% b1 g后面就是综合分析了
1 A% e# p) J$ ]2 o2 g |