Vivado简单逻辑门工程-工程新建及RTL分析

Ferrya

Vivado简单逻辑门工程-工程新建及RTL分析

5 _5 G% V1 Z- n5 }( T/ t

设计中使用vivado，VHDL编程
FGPA开发流程如下

可通过两种方式启动vivado，Tcl控制台或者GUI，类似于现在windows操作和过去的Dos操作，tcl命令太长了，参考官网吧
按照“工程命名”-“工程类型”-“器件选择”步骤进行，我的如图，综合实现已完成
3 e* e- q3 J! s2 Y4 K7 a
添加设计源文件，定义3个端口a、b、z，代码如下，进行6种常用运算，z输出结果

1. entity top is

2.     Port ( a : in STD_LOGIC;

3.            b : in STD_LOGIC;

4.            z : out STD_LOGIC_VECTOR (5 downto 0));

5. end top;

6. architecture Behavioral of top is

7. begin

8. z(0)<=a and b;

9. z(1)<=a nand b;

10. z(2)<=a or b;

11. z(3)<=a nor b;

12. z(4)<=a xor b;

13. z(5)<=a xnor b;

14. end Behavioral;

! Q' y5 C3 h/ p4 M
( L' J6 m* }% j  j' `5 ARTL分析后网表，几种逻辑符号清楚，符合程序程序要求
( p7 Y; J* ^/ @! @

输出日志部分：
Report Cell Usage:
+------+-----+------+
3 ?- C9 M3 |1 t5 P6 B5 H" q/ j' Z|      |Cell |Count |
+ X* \: m' ~- Y/ }+------+-----+------+
|1     |LUT2 |     6|
|2     |IBUF |     2|
|3     |OBUF |     6|
+------+-----+------+

Report Instance Areas:
+------+---------+-------+------+
|      |Instance |Module |Cells |
+------+---------+-------+------+
|1     |top      |       |    14|
+------+---------+-------+------+

  V: `3 v) m) ^9 @7 ]5 H

: d  G# x$ L$ q后面就是综合分析了

helendcany

谢谢分享