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paramter 和 localparam 有什么区别？
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这是一个Verilog中有争议的问题，即Parameter即作为常数，也作为参数使用是否合理合法的问题。# d2 v2 @& p9 b l% G/ w8 X9 J3 i
# r( [+ {' b$ o- }% B6 R' I% V在IEEE 2005标准之前，Verilog就是这样做的。但常数不仅需要安全的封装，而且还涉及知识产权（IP），常数参数不区分带来很多质疑，随这EDA规模发展，IP意识加强，常数更需要安全，因此IEEE在2005之后，加入localpara保留字，用于定义常数。# `, ]8 {* i/ [7 E) z' H; N( n; s
常数用于定义当前工程和文件中那些固定不变的变量。而参数则是可以用作LPM交换的数值，类似于C语言中的形式参数。Verilog中的代码模型被重复引用时，使用LPM可以根据现场需要，修改这些参数进行定制。7 B6 Q h1 ` b# C
' y4 R% [/ o3 j8 i4 W显然常数是不需要被传递出去，不需要也不允许被现场定制的。在2005版Verilog之前，常数参数不分的情况下，重用代码的使用者和重用代码的设计者可能不是同一个人（或团队），这样，很容易造成不明内部细节的使用者，不经意的修改常数，使得原本稳定的系统出问题，并反馈给该重用代码的设计者。6 l2 Z( @" d& n/ {. R
1 x; ^" h) U; ^- j# ]# n另外一种情况，或更严峻的情况是，IP核的复杂性和成本都在增加。保护IP的意识在争强，而攻击破解IP的人和团队也开始出现。这就使得IP作者必须保护自己的代码，常数如果作为参数传递出去，是一个非常重要的攻击漏洞，当然要补上。
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因此，从现在开始，我们要将常数封装好，保护好自己的代码。 |
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发表于 2019-3-25 13:38
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