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paramter 和 localparam 有什么区别？ % P- M- U* z6 G
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+ K* u D# F1 G1 v- N9 I4 z这是一个Verilog中有争议的问题，即Parameter即作为常数，也作为参数使用是否合理合法的问题。$ [# x- W2 {& C/ x
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在IEEE 2005标准之前，Verilog就是这样做的。但常数不仅需要安全的封装，而且还涉及知识产权（IP），常数参数不区分带来很多质疑，随这EDA规模发展，IP意识加强，常数更需要安全，因此IEEE在2005之后，加入localpara保留字，用于定义常数。
0 g" J: b/ @7 {; }$ Q8 X常数用于定义当前工程和文件中那些固定不变的变量。而参数则是可以用作LPM交换的数值，类似于C语言中的形式参数。Verilog中的代码模型被重复引用时，使用LPM可以根据现场需要，修改这些参数进行定制。$ ]4 a# ]6 |. _: V% `. G( I3 L/ [8 h
8 a3 f0 F6 ^9 Q. |显然常数是不需要被传递出去，不需要也不允许被现场定制的。在2005版Verilog之前，常数参数不分的情况下，重用代码的使用者和重用代码的设计者可能不是同一个人（或团队），这样，很容易造成不明内部细节的使用者，不经意的修改常数，使得原本稳定的系统出问题，并反馈给该重用代码的设计者。5 B+ b; j1 R h% b9 d4 J, O
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另外一种情况，或更严峻的情况是，IP核的复杂性和成本都在增加。保护IP的意识在争强，而攻击破解IP的人和团队也开始出现。这就使得IP作者必须保护自己的代码，常数如果作为参数传递出去，是一个非常重要的攻击漏洞，当然要补上。 J# b" y8 [) b Q+ C
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因此，从现在开始，我们要将常数封装好，保护好自己的代码。 |
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发表于 2019-3-25 13:38
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