转——always block內省略else所代表的電路 (SOC) (Verilog)

A-Lin

转——always block內省略else所代表的電路 (SOC) (Verilog)

Abstract
( w- ]9 _/ \0 `4 C/ o' U8 c在Verilog中，always block可以用來代表Flip-Flop, Combination Logic與Latch，本文比較在不寫else下，always block所代表的電路。

Introduction
' y1 K( h+ ?. J在C語言裡，省略else只是代表不處理而；已但在Verilog裡，省略else所代表的是不同的電路。
! J, K# x2 Q) H0 b3 k: c
always@(a or b or en)
& e! \) P5 Q: D6 d9 u3 _/ Y3 g  if (en)
2 Q$ f1 Z6 w$ w6 [3 u    c = a & b;
5 |' _9 Q5 _0 j9 ^/ h5 n在combination logic中省略else，由於必須在~en保留原本的值，所以會產生latch。

1 Z9 G$ h! B$ X

always@(posedge clk)
! \0 E6 G" d! @1 F0 h8 I7 x1 x7 ?  if (en)
    c <= a & b;
- ^+ g. O0 H$ o+ i* B" u1 R雖然也必須在~en保留原本的值，但由於flip-flop就有記憶的功能，所以不會產生latch。if將產生mux，並將flip-flop的值拉回給mux。

: F# N  V2 p2 j3 L5 @

/ Z6 M% E/ B0 z5 jConclusion
" k% x+ ?* o! T4 H/ ]" j在Verilog中，雖然只是小小的差異，但結果卻有天大的差異。

全文完。
1 r- E* V( `2 I6 y

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