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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › vhdl语言和c语言的区别
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vhdl语言和c语言的区别

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Allevi
  • TA的每日心情
    开心
    2019-11-19 15:19

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2019-3-14 11:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    vhdl语言和c语言的区别

    ) I: Q' z$ N# R$ W0 P: G' [: d+ a, K, n: h0 \
          1、硬件的描述语言，用来组建硬件内部结构连接的，一个是软件编程语言，用来放到程序存储器中由CPU来执行的；
      @( M+ [* i% G. h5 E( ?% b1 x+ h3 P+ a1 n3 `& _, E7 M
    　　2、vhdl语言执行是并行的，c语言是顺序的，所以在编的时候注意点不一样；% ]( x1 u6 @# Z. w% X
    : p; B" B8 T, ?2 |) P* D7 U
    　　3、vhdl语言比较固定，格式比较严格，c语言相对灵活，有很多的算法和可开拓地方；* J2 D8 h: a8 i" u5 d6 x
    1 L7 n% F% }; A( m8 X
    　　4、当然语言有互通之处，可以借鉴  K  m- q6 M- W% j& F5 r$ O3 x

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    fanichicl

    该用户从未签到
    2#
    发表于 2019-3-14 15:09 | 只看该作者
    感谢楼主的总结

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