verilog模块优化

Allevi

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! e9 h/ I2 m- z
' C4 j# G- J9 K  J3 E! Q: Z1、资源共享：
当进程涉及到共用ALU时，要考虑资源分配问题。可以共享的操作符主要有：关系操作符、加减乘除操作符。通常乘和加不共用ALU，乘除通常在其内部共用。
$ x& \( x; P& g: a2、共用表达式：
如：C=A+B;
D=G+(A+B);
0 a; x- J! X6 Y0 n$ I, i两者虽然有共用的Ａ＋Ｂ，但是有些综合工具不能识别．可以将第二句改为：D=G+C；这样只需两个加法器．
3、转移代码：
如循环语句中没有发生变化的语句移出循环．
4、避免latch：
0 K/ T' s8 G( w0 E, V& G( o* m! G两种方法：1、在每一个IF分支中对变量赋值。2、在每一个IF语句中都对变量赋初值。
5：模块：
9 p% Z  W4 C5 m) z. v综合生成的存储器如ROM或RAM不是一种好方法，只是成堆的寄存器，很费资源。最好用库自带的存储器模块

fanichicl

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