模块的端口定义：

Zedd

模块的端口定义：

! m5 O- a/ [3 ]; q4 m4 H& {
2 v5 \+ e, D: F( d4 B- m; {" I

模块的内容： 8 V, s7 X0 t6 T6 z% II/O说明 ; a* b2 A2 u1 ^$ G4 B输入口(input 端口名1，端口名2，……端口名n) 输出口(output 端口名1，端口名2，……端口名n) # Q2 |6 q( x  X" {1 O; d I/O\说明也可以卸载端口声明语句中: module module_name(input port1,input port2,…output port1,output port2…) " ]  ]- U; N% G: f. G6 d内部信号说明 在模块内用到的和与端口有关的wire和reg变量的声明,比如：reg[width-1:0] R1,R2…; wire[width-1:0] W1,W2…   t! g: F1 j# o) W& i8 q! @: e 　功能定义 8 `9 R0 h+ i( y) e) Y" Y. @4 y模块中最重要的部分是逻辑功能定义部分。有三种方法可在模块中产生逻辑： ; m! N9 y+ x; u3 o: {8 H9 x+ S% g ( L  s: k. ?: y7 _2 \% Z. ^用“assign”声明语句 “assign”，后面再加一个方程式即可 % v! a( r/ w, @( `. {4 g 9 m4 S4 I; B6 L+ n7 ]assign a = b & c;//两个输入的与门 1 “assign”语句是描述组合逻辑最常用的方法之一 4 T3 {6 v+ C2 y* N---------------------

6 S& c+ W5 M2 {; U5 J+ p0 C* [

helendcany

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