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VHDL与Verilog硬件描述语言TestBench的编写
! s" w# a0 c" l5 ^* [1 l. [# r. fVHDL与Verilog硬件描述语言在数字电路的设计中使用的非常普遍，无论是哪种语言，仿真都是必不可少的。而且随着设计复杂度的提高，仿真工具的重要性就越来越凸显出来。在一些小的设计中，用TestBench来进行仿真是一个很不错的选择。VHDL与Verilog语言的语法规则不同，它们的TestBench的具体写法也不同，但是应包含的基本结构大体相似，在VHDL的仿真文件中应包含以下几点：实体和结构体声明、信号声明、顶层设计实例化、提供激励；Verilog的仿真文件应包括：模块声明、信号声明、顶层设计实例化、提供激励。大致思想都是相似的。
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/ J; ?1 ]1 _4 w3 r- y* E7 I+ T 简单的说，TestBench就是一种验证手段，从软件层面对设计的硬件电路进行仿真。具体来讲，一般是在你的仿真文件里，产生激励信号，作用于被仿真的设计文件DUT（Design Under Test），产生相应的输出，然后根据输出信号检验设计的电路是否存在问题或者存在哪些问题。 P% h. b. _& {+ U( V) x3 J' S
# X/ I3 K# L% q5 _+ E4 [: n 下面以FPGA板中驱动流水灯的一段程序为例，简单介绍一下两种语言的TestBench的编写。+ w5 G/ r! B6 U- F0 e& l$ C
% [7 ]# \- C+ |+ P9 W" aView Code
% ?" ?; o: h8 n6 T 上面是一段流水灯的代码，控制8位流水灯依次点亮，再依次熄灭。第一个always语句完成分频功能，第二个always语句用于计数，共16个值，第三个always语句根据计数的值选择LED灯的状态。其中clk、rst分别为时钟和复位信号，led为驱动流水灯的输出信号。接下来针对这一设计编写其TestBench文件。( o; a" t; s% r( B: ?
" \0 v1 g' {3 J& z, o2 `
View Code5 y$ H# ]% V! R7 p& t
由于只需要时钟和复位信号即可，故在其仿真文件并不复杂，建立测试模块，进行信号声明，在两个initial中分别提供clk和rst信号，最后进行例化。当然注意一点，在仿真时要把分频模块去掉，或者将分频系数改小，否则仿真时不容易观察波形。下面是在Modelsim中仿真得到的波形（分频模块改为2分频）。2 Z5 Y, ]6 O2 l5 w/ F/ U% a
5 Y3 g. b" c( k( C# P7 A* m0 M0 ^! y- e) e0 H+ x$ ~4 d8 ~
* w. B& y9 N7 x 总结起来，Verilog的TestBench有着相对固定的写法：
; m% k4 U4 U) a* G* J4 y B8 e$ T) H# A: r( z) o2 z
View Code
3 K) C k8 g R! b3 t4 ?& ~ 最主要的是在initial语句中进行激励的生成，这要根据具体的设计来分析。8 U! ^' X9 j; R F/ Y5 W9 u
. h/ ]8 T0 v- q; N% r% Q; A
# \2 R+ q0 }1 R f S" x* [9 e0 E6 ^; ^4 p9 ~
下面对比介绍VHDL语言TestBench的写法。同样的功能，驱动流水灯，VHDL的程序如下：
$ t! U6 a! m# _/ N/ U4 s2 G4 F0 {+ W" {2 o* X6 k
View Code
3 f- M1 S8 A. d- r 根据语法要求，首先声明库，接着定义实体和结构体。在结构体中用三个进程(PROCESS)分别实现分频、计数、流水灯状态分配的功能，功能相当于上面Verilog程序中的三个always语句。接下来写TestBench文件：$ I6 `2 Y" p0 t$ F3 d+ X9 ^
7 R3 C" @* O5 w! LView Code6 n) T5 r7 s4 b; I9 i( E
在这个TestBench中同样只需要提供clk和rst信号，分别在两个进程实现，Modelsim中的仿真结果如下(同样在仿真的时候将分频系数改为2)：/ b: w8 q- B/ v$ b9 ]2 O/ e7 y4 s
: e7 O. A# o; @; m3 x
2 D! x, C9 Z! i$ [+ K/ W0 _
1 u9 Y; B6 v3 _7 u 总结一下，VHDL的TestBench写法也有相对固定的格式：, u9 G) l5 Y" @" t- K. y. C
5 n- x: w F6 wView Code
0 d) e: Q9 l; V0 W 相对与Verilog语言来说，VHDL的TestBench除了自身的库声明以及Entity和Architecture之外，还需要进行元件的声明，即将被测试的设计声明为一个元件，然后对其例化。在激励的产生方面与Verilog思路相同。 + G g" b3 h2 r2 ?) s# Z
+ u/ x- A1 X( B 从上面的程序可以看出，Verilog语言相对比较随意一些，从C语言编程中继承了多种操作符和结构；而VHDL的语法则比较严谨，有固定的格式。但在功能的实现上二者大同小异。比如Verilog中的always语句，在VHDL中可以找到PROCESS与之对应，当然更多的是不同。两种语言均可在不同的抽象层次对电路进行描述：系统级、算法级、寄存器传输级、逻辑门级和开关电路级，但是VHDL更擅长系统级，而Verilog更方便底层描述。在学习硬件描述语言的时候不妨对比学习一下，相信会对电路设计的理解更加深一层。 |
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发表于 2019-3-8 11:46
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