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初学verilog必看
) ^+ M0 ^% [+ r( u$ t( L( M! Q+ {1 W先记下来：
; h6 a( G% R' ]" E% J) n+ _1、不使用初始化语句； - {5 U, @8 u( D, n2 m
2、不使用延时语句；
& E7 N/ a5 \2 P6 g3、不使用循环次数不确定的语句，如：forever，while等；
0 t, r5 v ^+ F% x& `4、尽量采用同步方式设计电路；
8 P5 Y8 L8 B# C; U$ h M1 ~& |. R: i5、尽量采用行为语句完成设计；
* ?- j- z) A' h3 X% W4 ?6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号；
+ S7 _' N" B. b6 {4 U7、所有的内部寄存器都应该可以被复位； D7 K5 P2 @1 E0 g: j8 D7 s4 M1 R/ ~
8、用户自定义原件（UDP元件）是不能被综合的。 ; M4 P1 {2 h' M6 L6 R
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发表于 2019-3-8 11:37
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