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初学verilog必看

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发表于 2019-3-8 11:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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初学verilog必看

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先记下来: ! y3 s$ k" a+ S( s% R& q; a+ ^
1、不使用初始化语句; 5 J: R& X  D/ f
2、不使用延时语句; ) d( k! h( E2 |
3、不使用循环次数不确定的语句,如:forever,while等;
0 i) T, N1 y6 g& V& p4、尽量采用同步方式设计电路;
% h- |3 L) |7 {2 q) O5、尽量采用行为语句完成设计; # K* q6 R- }) w- r
6、always过程块描述组合逻辑,应在敏感信号表中列出所有的输入信号;
( h9 Y/ k, H: E0 V+ C5 {1 e7、所有的内部寄存器都应该可以被复位; $ u8 Y& N3 i% J2 F% f' O0 ]
8、用户自定义原件(UDP元件)是不能被综合的。 " W7 y8 R  w0 h- i
游客,如果您要查看本帖隐藏内容请回复
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发表于 2019-3-8 13:33 | 只看该作者
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