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FPGA硬件加速

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发表于 2019-3-8 11:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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FPGA硬件加速
- z9 J, E4 U# {) V5 E% ?
; S7 q% A( [; M! \5 l) `7 L

& U! G3 T- X" b9 X3 }( vFPGA市场占有率最高的两大公司Xilinx和Altera。
+ z3 I9 H. l  E2 N0 |5 i! _- g9 z& [, J
查找表(Look-Up-Table)简称为LUT,LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT,所以每一个LUT可以看成一个有4位地址线的 的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后,PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果,并把真值表(即结果)事先写入RAM,这样,每输入一个信号进行逻辑运算就等于输入一个地址进行查表,找出地址对应的内容,然后输出即可。  a8 n0 V9 f: |6 F! j) X4 M$ m
2 K- V- K8 y( P: k

$ `4 o3 i4 z! @5 t6 K% h/ p$ I5 D$ m: |6 h% \
IP(Intelligent Property)核是具有知识产权核的集成电路芯核总称,是经过反复验证过的、具有特定功能的宏模块,与芯片制造工艺无关,可以移植到不同的半导体工艺中。到了SOC阶段,IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务,也是其实力体现。
% R" ]; y1 E$ D8 g
8 T. d- K- q1 I! h4 ?
, O' ~' d% W7 _0 n' R
: [: Y) o4 U- m9 N, b9 G" i4 h) J目前大规模的FPGA ,GPU集群应用场景在IT领域的复杂计算方面,如语音 图像的搜索或识别,智能检索,深度学习,破解密码等领域。3 T2 g! j8 X  [! L

1 u8 |( `! u% x, C1 B" _/ M4 z+ g: l% H这类集群式的架构大致如下:
- U& P: x  Y8 v$ \3 j0 a) M& i5 Z8 W: [4 t+ p
                            ------- 计算单元1(CPU + 多个FPGA/GPU卡)% Q3 x: T5 z5 j2 G  h( c
) k  Z; ~  t7 x0 J
        前端分         -------  计算单元2(CPU + 多个FPGA/GPU卡)
% k. {3 [% `: c  r
& Q9 _. h4 d. S/ k- i) {8 U        流单元         -------  计算单元3(CPU + 多个FPGA/GPU卡)) s; x5 [- |' |/ g! q' _

( x3 c, V4 f2 L- M                             -------  计算单元4(CPU + 多个FPGA/GPU卡)8 h2 D$ \% b* l5 {
+ @/ s) Y+ @% @% [* M
         CPU处理能力弱,只是协助把业务分配到FPGA/GPU上, 或进行预处理, FPGA/GPU性能强悍,进行计算0 \( g2 L2 f% f" T
0 x6 e8 i3 I1 F. i, r0 I
        如 1* CPU +8 – 16个 中高端 FPGA/GPU卡 卸载的复杂计算工作,在CPU与FPGA/GPU的性能比在 1:20 – 1:100

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发表于 2019-3-8 13:27 | 只看该作者
这个学到了
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