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FPGA硬件加速

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发表于 2019-3-8 11:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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FPGA硬件加速

) a8 O( C! y6 L' ^( R  U
( e9 M; z4 C3 \# P4 Q1 a+ W( ~* b" l# m3 O) Q
FPGA市场占有率最高的两大公司Xilinx和Altera。% n. `: g1 |$ ?! z8 E
. d3 q+ u0 ?3 |4 b/ E4 [
查找表(Look-Up-Table)简称为LUT,LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT,所以每一个LUT可以看成一个有4位地址线的 的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后,PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果,并把真值表(即结果)事先写入RAM,这样,每输入一个信号进行逻辑运算就等于输入一个地址进行查表,找出地址对应的内容,然后输出即可。
- m' m' X/ `7 E9 G# l$ [" d' H1 C. |; Z0 V  t( w
( f  k& {% j) D' v1 q
2 [6 r1 i! [7 S" {! w2 w7 H$ P$ D
IP(Intelligent Property)核是具有知识产权核的集成电路芯核总称,是经过反复验证过的、具有特定功能的宏模块,与芯片制造工艺无关,可以移植到不同的半导体工艺中。到了SOC阶段,IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务,也是其实力体现。
# e( I6 S3 W+ k$ h1 E: o
7 {8 ^  {9 z/ t2 v( f$ R; C- r# {. @6 J2 H+ q% K9 R
. W6 F' f: p- W" i* P
目前大规模的FPGA ,GPU集群应用场景在IT领域的复杂计算方面,如语音 图像的搜索或识别,智能检索,深度学习,破解密码等领域。
+ O& N5 F" J0 B: p+ D0 e( U' l: X6 ^. t# z4 j' [" `' K3 c# f
这类集群式的架构大致如下:0 W- h: U8 v- G! d
7 f+ I( ]  U/ n" Q
                            ------- 计算单元1(CPU + 多个FPGA/GPU卡)2 \7 C" O; b" E3 L7 ^

  g% [+ z$ o/ W, U  g# A        前端分         -------  计算单元2(CPU + 多个FPGA/GPU卡)6 y4 B# @( i, N% X& w1 U

: {+ N$ f* @; s, K9 L/ Y" n& O        流单元         -------  计算单元3(CPU + 多个FPGA/GPU卡)
% P% [$ ^" B+ D
$ [: K0 S# l# J  u6 m/ g1 ?( S                             -------  计算单元4(CPU + 多个FPGA/GPU卡)5 ^* w& Q& n0 a  ^3 N/ C

( Z) d; A! @3 q7 M4 {         CPU处理能力弱,只是协助把业务分配到FPGA/GPU上, 或进行预处理, FPGA/GPU性能强悍,进行计算- W0 o( s8 ]5 s3 `' H+ V! `

4 a# ?! w8 ~) _% c6 r% Z        如 1* CPU +8 – 16个 中高端 FPGA/GPU卡 卸载的复杂计算工作,在CPU与FPGA/GPU的性能比在 1:20 – 1:100

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发表于 2019-3-8 13:27 | 只看该作者
这个学到了
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