FPGA笔试题及答案总结

Allevi · 发表于 2019-3-7 08:30

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FPGA笔试题及答案总结

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h7524285 · 发表于 2019-9-7 22:54

1、简述触发器和锁存器之间的差别？
锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。
本帖隐藏的内容

D触发器对时钟边沿敏感，检测到上升沿或下降沿触发瞬间改变状态。

2、什么是Clock Jitter和Clock Skew，这两者有什么区别？
# Y% f" c" Z/ [" S2 ?$ O" J( t
& J: ~2 b/ Q% K* e
时钟抖动（Clock Jitter）：指芯片的某一个给定点上时钟周期发生暂时性变化，使得时钟周期在不同的周期上可能加长或缩短。

如下图：2 a( a( O6 K, g# O



时钟偏移（Clock Skew）：是由于布线长度及负载不同引起的，导致同一个时钟信号到达相邻两个时序单元的时间不一致。
% z$ r- ]5 Y: e; W* ^

如下图：



区别：Jitter是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。Skew是由不同布线长度导致的不同路径的时钟上升沿到来的延时不同。! a' k+ C1 e5 a" n
9 T- U1 s2 h9 b5 x+ X

时钟抖动和时钟偏斜的差别5 P3 e1 D& X! l& U1 [
. V* B; f6 ~8 f% u
; t$ F/ }9 ^' P7 F; N: a) r5 }
3、什么是亚稳态，产生的原因，如何消除？

$ D$ y$ h9 Q# n' t* W- U% n: z
这个问题的详细介绍在博文：亚稳态专题& `/ w% F- ?1 `

篇幅过大，给出简洁解释：
0 V3 j' l+ w& y6 ^/ Z, c7 H

如果触发器的输入电压采样时间过短，即时序不够，则触发器需要花很长时间来实现输出逻辑达到标准电平，也就是说，电路处于中间态的时间变长，使得电路“反应”迟钝，这就是“亚稳态”。（例如输入信号在时钟有效沿的建立时间和保持时间之间改变了，导致不满足触发器的建立时间或保持时间，导致输出有一段时间的不稳定态，就是亚稳态。）

  N3 [" x; \5 c: Z
消除：两级或多级寄存器同步。理论上亚稳态不能完全消除，只能降低，一般采用两级触发器同步就可以大大降低亚稳态发生的概率，再加多级触发器改善不大。
) |9 a/ T5 ]$ r! }. T
, @3 z5 H1 w* k0 H+ ^


但注意双触发器作为同步器只能用在单比特数据的传递中。原因很简单，因为同步器输出只能保证是一个稳态不能不能保证是一个确定的值。故多比特数据使用同步器还是会出现乱码的情况。对于多比特数据的操作一般使用异步FiFO。 . x4 H" e+ S7 M0 R0 d6 y
, N2 d8 e5 u& E' l
. J6 K% {+ Q4 X# s0 Q/ R- z! `
参考代码：
- {7 M6 a, l- i  K- H8 {# D
0 R( i; W$ i( p" m% @' ^
----------------------------------------------4 z6 x3 }! B0 L3 I
: u( i% K# x/ a6 ~9 S8 y. Z9 a

reg data_mid;
9 t! W; g! i, r% j6 u1 P# \) d% R( n

  Z* w1 R! x, @+ U* H0 J$ e
9 N3 l: d$ v% n: j5 R- d) I
reg data_out;, ~8 B" I: }* E% W1 y4 O9 P0 e

9 @; ], w3 D6 m: y2 t
# U8 Y1 R2 o5 [, |; \) f3 c7 B
& r! J1 Z. c  w4 s) Y% Y4 P9 B) i0 b( {

always @(posedge clk or negedge rst_n)begin+ Q2 z, W- \8 Y9 X
: ~& B0 e2 l8 M7 a

& O. c+ X; b7 @) r! e

if(!rst_n)begin/ ]) m3 f3 Z. {6 D3 y# g2 B  f$ ?
, ~) [4 R% Y9 t
5 E1 ?3 Q0 g2 k" ?  K

7 F+ H$ H* V# }$ l. s
      data_mid <= 1'b0;& a9 X- D) Y7 S( c. v

! B6 f% a$ {6 [- h: p% f

, Q. w  I& J: V  J( ^- ~

      data_out <= 1'b0;

* C4 e% q( P% b1 b

end1 S8 ]- d/ |1 K" g, Y
: @# x8 T8 b- @8 P. b. B
3 T) h6 o8 r% c0 |1 @1 F8 w6 x% B* J

+ o4 G7 D7 W+ z5 a, f; f
" }: h0 |; G% x9 r$ \
else begin+ C! X3 U0 I* i. e

& n& G- t# U( J0 o; A& k+ }: W
      data_mid <= data_in;8 l' C2 P9 B; |# j0 y

: W; c3 f+ O" ~

      data_out <= data_mid;+ ?9 s' b* }2 W$ P# ^' x+ T& z. S

$ @2 b: _+ r  {/ `

$ F. u( a) {/ K1 v" t

end
  S3 t3 A$ I) c/ ^' w. W

& Z0 `! q' G  h* R& J. C4 y3 i4 ]
6 E" ^: Y# e6 }  F* L

end2 `) x: n. ?: d7 P9 Y
. ]& Y! L. @7 j' f$ r
9 D1 K- h6 ]5 m% x# O0 w0 T0 {

----------------------------------------------0 h: y' B: }* S. I2 M/ I
4 x& U, C* e6 L/ [
4、同步与异步？

同步复位和异步复位的区别, n( e3 h) I( N" v4 K! R
. S, ]* s: k) n0 S: E

同步复位是复位信号随时钟边沿触发有效。异步复位是复位信号有效和时钟无关。

# ?+ L$ |3 t5 c2 a
如异步复位：
; f% a" V8 |& |6 t8 l1 k
9 X" h4 @* _- W& M


同步复位：* z- M8 I7 z5 ~5 B9 t! j% _
5 M: B2 ]0 y8 D# T1 w7 D! Y; h



同步逻辑和异步逻辑的区别2 ^! k* P5 F4 u) D3 o
1 d6 U& s/ j1 J1 `

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系
/ k/ r8 a2 `" X$ a: q) D

同步电路和异步电路区别
2 k/ q; T2 i2 S- H
* H3 G( G! c& O" T; _
同步电路有统一的时钟源，经过PLL分频后的时钟驱动的模块，因为是一个统一的时钟源驱动，所以还是同步电路。异步电路没有统一的时钟源。

5、谈谈对Retiming技术的理解, R7 R  v: }3 e% Q: O% z# F3 V

Retiming就是重新调整时序，例如电路中遇到复杂的组合逻辑，延迟过大，电路时序不满足，这个时候采用流水线技术，在组合逻辑中插入寄存器加流水线，进行操作，面积换速度思想。

lxbdi · 发表于 2020-2-28 08:55

参考一下看看嘎嘎

h7524285 · 发表于 2019-9-7 22:51

学而时习之

Louis__ · 发表于 2019-3-7 09:18

爱晴天 · 发表于 2019-3-7 16:38

看看是啥

zh188456 · 发表于 2019-8-30 20:21

看看

viola · 发表于 2019-9-10 13:49

看看

capixie123 · 发表于 2019-9-11 14:40

？

XYCXYC · 发表于 2019-9-11 19:02

看看

anguchou · 发表于 2020-2-28 11:53

:):)

芒果柠檬苹果汁 · 发表于 2020-3-20 23:26

学习一下，，，，

done · 发表于 2020-5-28 22:12

kankan

done · 发表于 2020-5-28 22:13

哈哈

done · 发表于 2020-5-28 22:15

瞅瞅

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