错误使用派生时钟对逻辑时序的影响

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错误使用派生时钟对逻辑时序的影响


( k9 B, b! O) U- y+ b& z

项目代码编译后打印如下信息：

Info: Clock "CLK48M" has Internalfmax of 67.47 MHz between source register "GLUE_LGC:glue|MCLK" anddestination register "img_lgc:img|N2DSP" (period= 14.822 ns)

信号由MCLK到N2DSP这条通道限定了时针的最高速度只能到67.47MHz。

查看相关代码中存在如下代码段：

* J0 P; Q) k6 c

always @( posedge CLK48M )

         begin

                   CLKDIV<= CLKDIV + 1;                            //clock divider

         end

! J3 s) h" h( n

always @(posedge CLKDIV[5])        

" }: `# w* q- N; w

         begin

                   MCLKB3<= MCLK_EXT;

7 n  t  D" D( \+ V

                   MCLKB2<= MCLKB3;

9 w7 s& x: E3 ?3 S& a* @1 W

                   MCLKB<= MCLKB2;

, W; Y) O2 N' ~) }- P+ a

                   MCLK<= MCLKB | MCLKB2 | MCLKB3;

& P2 [& X+ }1 z4 }( m0 k3 ~" I. L* Y

         End

# R% |& D  s  R% c' p8 O, W

该代码段是对MCLK_EXT做一个简单的防抖处理，相当于使用CLK48M衍生的一个时钟CLKDIV[5]。

MCLK在其它模块中又使用CLK48M系统时钟做了一次锁存，于是相当于在两个CLK48M时钟之间要完成CLKDIV[5]的转换，再用CLKDIV[5]的上升沿去触发MCLK的转换，再输出到目的寄存器。此过程占用时间较长，而CLKDIV[5]所耗的时间显然是多余的。

修改代码后如下：

. w, C/ n8 A" E$ e

always @( posedge CLK48M )

         begin

$ E6 w, v- S3 y; d% n+ a  {

                   CLKDIV<= CLKDIV + 1;                            //clock divider

2 f9 V7 q: Y3 c$ M4 r7 r

                   if(CLKDIV == 6'b100000)

                            begin

* [" X7 `+ E; }' l2 k( r5 \

                                     MCLKB3<= MCLK_EXT;

                                     MCLKB2<= MCLKB3;

                                     MCLKB<= MCLKB2;

$ ?9 q/ o. P5 w, [5 F7 r" C

                                     MCLK<= MCLKB | MCLKB2 | MCLKB3;

7 {2 h( O# [. D0 \4 H* v* G. m* s

                            end

5 q7 H* y' [/ O; I% X' f7 w+ ~; t

         end

3 x$ n9 S5 V" b& t/ n8 Y$ Y4 Q

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