采用低功耗28nm FPGA降低系统总成本

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采用低功耗28nm FPGA降低系统总成本
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在针对大批量应用开发系统时，要考虑的一个重要因素是成本。有多个方面会影响总体拥有成本，而不仅仅是每个元器件的价格。这包括硅片的功耗要求、材料（BOM）总成本、设计和测试系统的工程师的效能等。选择FPGA供应商很重要，要考虑影响系统成本的方方面面，这体现在整个产品设计周期中。
降低成本和功耗，提高效能，让产品更快地运行，这些均是设计工程师目前必须面对的棘手问题，因此，FPGA的选择很重要。Altera Cyclone V FPGA通过多种方法帮助设计人员降低系统总成本，设计人员受益的不仅是TSMC的28nm低功耗（28LP）制造工艺，还包括Cyclone V器件系列内置的体系结构，以及Altera设计工具辅助系统所提供的强大的高效能工具。采用Cyclone V FPGA，不仅能实现业界最低的总体拥有成本，还可获得型号最全的低成本器件——从25K逻辑单元（LE）到301K LE，以及不到100K LE的唯一28nm解决方案。
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$ t8 i% U. P2 ^& F! N# F5 {8 {: SCyclone V FPGA系列有六种目标型号：仅含逻辑的（E）型号、基于3G收发器的（GX）型号、基于5G收发器的（GT）型号，以及这些型号的SoC衍生产品（分别是SE、SX和ST），每一型号都含有集成双核ARM Cortex-A9 MPCore应用级处理器。每一器件型号集成了丰富的硬核知识产权（IP）模块。与前几代体系结构相比，所采用的先进技术包括，自适应逻辑模块（ALM）、精度可调数字信号处理（DSP）模块、分段式锁相环（fPLL）、硬核存储器控制器等。

- q- r& p5 U9 O8 X% u5 y. u; A1 ^28LP制造工艺降低设计成本

/ Y3 e" ~& o* T0 O5 e/ xAltera在28nm采用了双管齐下的制造策略，对于需要尽可能提高带宽的系统，使用TSMC的28nm高性能（28HP）工艺，对于低成本和低功耗应用，则采用28LP工艺。Stratix V FPGA采用了28HP工艺，而Arria V和Cyclone V FPGA都采用了LP工艺。对于任何电子系统，降低功耗当然也就意味着降低了运营成本以及总体拥有成本。

Cyclone V FPGA中使用的成本最优28LP工艺定制满足了低成本和低功耗应用需求。通过采用各种技术，包括使用比28HP工艺更长的栅极沟道等，同时降低了泄漏电流和动态电流。通过使用比28HP工艺更传统的金属工艺以及线键合封装技术，进一步降低了成本。与倒装焊封装相比，线键合封装使用户在每一型号上节省了大约5美元。Altera的收发器设计专长反映在高速串行接口的高可靠性和低功耗上。在早期功耗估算基准测试中，与Cyclone IV FPGA相比，Cyclone V FPGA展示出明显的低功耗优势（图1）。

图1 与前几代技术相比，Cyclone V FPGA大致降低的功耗

低成本28nm产品提高设计灵活性
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: q' S$ m( E* l1 E& Z+ `从系统设计的角度看，某一FPGA系列提供多种器件密度选择有很大优势。Cyclone V FPGA的系列型号容量从25K LE到301K LE，在低成本28nm器件市场上具有明显的优势。设计人员可以在较小的型号上进行设计，如果产品范围拓展了，以后则可以移植。同样的，如果设计规模变小了，他们还可以使用更小的器件。一般而言，如果在设计周期的中间阶段改换器件系列来处理这类工程更改（ECO），其时间和资源成本都非常高。Cyclone V系列有丰富的纵向移植选择，Altera提供了最全面、性价比最高的低成本FPGA器件（如图2）。

图2 Cyclone V FPGA和Spartan-6以及Artix-7 FPGA的纵向移植途径对比
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$ W5 Z& O6 d, aCyclone V FPGA体系结构降低了设计成本

6 W; E3 P( d0 B- pAltera的28nm体系结构通过多种方式降低了设计成本。核心架构提高了逻辑效率，是目前密度最高的互联结构。硬核IP实现了高性能，提高了灵活性，而且缩短了设计时间。经过优化后的收发器具有同类最佳的信号完整性，减少了调试时间。仅使用两种电压轨，因此，电源分配网络成本更低，更容易设计。采用fPLL，支持合成任意频率的时钟，不需要昂贵的振荡器，智能引脚布局提高了器件的可布线能力，增强了信号完整性。
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内核架构和布线提高了逻辑效率

0 ^; `+ B5 c/ t: f' nCyclone V FPGA采用了创新的内核架构来高效实现逻辑和DSP功能。据估算，与前几代技术相比，由于提高了逻辑利用率，仅增强内核就能够使设计人员在每一型号上节省20美元。Cyclone V体系结构的基本构建模块是ALM。它包括一个8输入分段式查找表（LUT）以及两个加法器和四个寄存器——都紧密封装在一起（图3），提高了性能，能够很好的使用硅片面积。这一体系结构与Altera的高端器件相类似，是Cyclone IV FPGA的继承发展，其基本构建模块是LE，具有4输入LUT以及一个寄存器。ALM结合紧密封装，不仅提高了硅片的性价比，而且更容易实现时序收敛，特别是需要大量寄存器和流水线的设计。Cyclone V系列提供等价的301K-LE，以垂直临近逻辑阵列模块（LAB）的形式排列，每一LAB有10个ALM。由适配器自动配置ALM （由Altera的Quartus II开发软件提供），实现应用所需要的纯组合或者算术功能。
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图3 Cyclone V FPGA自适应逻辑模块
* \) J0 K( x8 P0 J% x( G
& b8 L2 }: Y1 DCyclone V FPGA具有新的嵌入式存储器模块，即M10K。这一存储器模块体积小于竞争体系结构中的嵌入式存储器模块，从而提高了粒度，单位硅片面积提供更多的存储器端口，很少浪费模块。片内存储器体系结构非常适合需要大量DSP的应用，例如电机控制、演播设备和3D电视等。为能够高效的低成本处理宽浅缓冲和延时单元，Cyclone V器件还提供了更小的640位MLAB模块。
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Cyclone V FPGA还采用了高性能精度可调DSP模块。利用Altera创新的DSP模块以及有限冲击响应（FIR）滤波器专用系数块和反馈通路，设计人员能够独立配置每一乘法器的精度，从9x9到27x27位，具体取决于应用需求。通过这一功能，Cyclone V FPGA实现了设计人员在应用时所要求的精度合适的乘法器，支持设计人员尽可能采用最高效的硬件。例如，一个简单视频处理应用只需要9位精度，而一些高端彩色系统则需要24位。对于9位视频应用，一个模块可以分成三个9位乘法器，将DSP模块的效率提高了三倍。一个精度可调模块能够高效的满足所有这些范围要求。从而支持设计人员让FPGA资源来适应其算法，而不是让算法来适应有限的资源要求。

硬核IP实现高性能

Altera在固定硅片中增强了某些常用的IP模块（例如双倍数据速率存储器控制器、协议堆栈，甚至是嵌入式ARM处理器），释放宝贵的可编程逻辑资源，用于实现其他逻辑功能，从而提高了性能，降低了功耗和成本。作为一个例子，PCI Express（PCIe）协议堆栈需要大约150K LE作为软核实现，在硬核模块中则只需要三分之一的器件面积。采用竞争技术和工具尝试实现PCIe内核的用户会发现，使用Altera硬核IP结合Qsys系统集成工具，在设计和调试时间上平均能够节省6个星期的时间。
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' l+ c) H: d- G7 }& y; {# LAltera还在FPGA中引入了第一种PCIe多功能支持。这一技术简化了不同外设之间对PCIe链路带宽的共享。支持8种功能，PCIe多功能支持将多个单一功能端点集成到一个多功能端点中，能够节省20K LE。利用PCIe多功能，设计人员能够很好的定制业界标准处理器和驻留在FPGA逻辑中特有的多种外设。而且，支持多功能后，设计人员可以使用标准操作系统（OS）驱动软件，在FPGA的外设上共享PCIe链路带宽。没有多功能支持时，开发过程中的一项主要工作是定制驱动软件以实现这种资源共享功能。而且，多功能支持不需要多个软核或者硬核PCIe内核，将其集成到了一个多功能PCIe端点中，从而有效降低成本。
* I7 t( @! L6 F2 B! k1 F6 q
  C( y, v& b+ [8 c; k硬核IP最早出现在Altera的40nm器件中，作为PHY层单元，不再需要外部高性能串行I/O电路板元器件。在Altera 28nm器件中，嵌入式硬核IP模块实现了ASIC的成本、性能和功耗特性，不会牺牲设计灵活性。例如，可以在Cyclone V GT器件中配置PCIe硬核IP模块来支持PCIe Gen1或者Gen2。此外，Cyclone V FPGA还提供两个硬核PCIe内核——是竞争器件的两倍。与软核逻辑实现相比更强的优势是，硬核IP模块功耗降低了65%，而性能提高了50%，表1列出了Cyclone V FPGA中的硬核IP功能，以及通过硬核实现所节省的资源量。

1 B2 \0 H6 `( c5 i6 i7 E表1 Cyclone V FPGA中的硬核IP功能
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硬核IP模块
# k5 \% |8 r, r+ T8 p每个模块节省的FPGA资源
32位DDR3/DDR2存储器控制器，带有ECC、命令或者数据
" v# a* ^' l6 t" @>40K LE和45 M10K模块
! o  W* F- D. t$ y" K" }PCIe Gen1和Gen2
8 w7 j# G2 a! \% z>10K LE
PCIe 多功能
>20K LE
ARM Cortex-A9 MP Core处理器和外设
7 r: v& P) |: ^2 q+ m' V& y! J3 m) V>40K LE

成熟可靠的收发器针对各种数据速率进行优化

Altera的28nm系列产品引入了模块化收发器，支持设计人员满足实际应用的器件性能需求。在Altera所有28nms FPGA系列中，这种收发器使用了相同的基本体系结构，最大工作速率从3.125Gbps直至28Gbps。正如Stratix V和Arria V器件一样，Cyclone V收发器能够在几种不同的速率设置之间动态切换，可以降速来降低功耗。这种选择功能为降低系统平均功耗提供了一种方法，在空闲时，收发器工作在最小速率，根据需要切换到高速工作。
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如果I/O扩展等应用只需要5Gbps或者速率更低的收发器，不会出现28Gbps工作时大型晶体管那样的功耗和成本。相反，收发器以最低功耗和最低成本实现了3.125Gbps和5Gbps性能，Cyclone V FPGA系列能够很好的适应设计。与Stratix V和Arria V器件中的收发器相似，Cyclone V FPGA收发器支持多种协议，包括3G SDI、千兆以太网（GbE）、CPRI、Display Port、PCIe、SATA和Serial RapidIO等。Altera收发器信号完整性以及通过收发器工具包实现的实时调试功能，能够节省数星期的电路板开发和调试时间。
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采用两种电压轨简化电源分配

4 W# N8 w3 O/ a. M2 J4 O8 I在所有低成本FPGA中，Cyclone V FPGA需要的电压轨数量最少。它们有内置片内电压稳压器，因此，只需要使用两种电压轨来同时支持逻辑和收发器电源。这样，可以不需要板上电压稳压器，避免布线拥塞，减少了电路板层数，从而简化了电路板设计。竞争器件至少需要三种电压轨来支持内核、I/O和收发器逻辑。额外的电源轨需要增加元件以及PCB面积，还可能会带来布线拥塞问题，在电路板开发预算中，成本可能会增加10到30美元。
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fPLL可合成任意频率无需额外振荡器

Altera 28nm器件的通用锁相环是fPLL，它具有高级分段式频率合成以及M/N频率实现功能。在标准PLL中，M和N值都是整数。Altera采用了delta-sigma调制器，并在反馈通路中使用了32位M和N值，支持反馈M分频器采用分段值。这支持实现精确的频率合成功能。能够合成任意时钟频率，fPLL可以替代电路板上的振荡器，从而降低了电路板成本，减小了电路板面积。
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; ?  l  w- K) V: Z+ n智能引脚布局提高可布线能力
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. ~; a5 M4 ]3 `0 U8 lCyclone V FPGA以最低的开发成本提供优异的信号完整性。采用了常规棋盘式电源和地模式，简化了布板。此外，器件左侧是常规的收发器布局，并进行重复，而接收器总是在外部，从而实现了最佳信号完整性。还尽量远离收发器放置存储器I/O引脚，相对于收发器进行屏蔽。Altera的方法是，首先通过避免引脚布局问题，减少在耗时的调试过程上的投入。

# {& j0 _! T+ JAltera系统设计工具降低总体拥有成本
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Altera的集成设计环境，包括Quartus II软件，为FPGA业界提供了先进的工具集，它提供类似ASIC的时序收敛工具（TimeQuest时序分析器），其高效能特性包括：Qsys系统集成工具、系统控制器、收发器工具包，以及DSP Builder和SoC虚拟目标软件平台。其中，Qsys是下一代SOPC Builder工具，用于帮助设计人员构建并调整系统。Qsys支持用户开发的以及商用IP模块的快速集成，加速了设计流程，提高了效能。而且，Qsys支持分层设计，简化了大规模设计的管理。利用系统控制台这一工具，用户可以使用系统级会话功能，通过方便简单的软件应用编程接口（API），在命令行或者系统控制台图形用户界面（GUI）中，采用脚本，或者交互式运行，在更高的抽象级上实时调试FPGA。系统控制台非常适合电路板开发等任务，使设计人员能够通过JTAG或者TCP/IP来使用和控制FPGA硬件。
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: K4 b% S, j* I, Q; S采用具有高级模块库的DSP Builder进行DSP应用设计

利用DSP Builder，可以采用DSP设计工具MATLAB Simulink来设计FPGA，它让设计人员能够继续停留在自己熟悉的EDA环境中，使用易于理解的原理图输入工具进行设计，针对目标Altera FPGA自动生成可综合RTL代码。甚至可以直接从MATLAB环境中，在Quartus II软件中编译设计，不需要预先学习Verilog或者VHDL便能够开发FPGA设计。

DSP Builder为Simulink提供两种主要插件，基本模块库和高级模块库，支持拖动组件，把它们链接在一起，并进行仿真。两种模块库都支持将可综合组件放到Simulink原理图浏览器中。采用高级模块库，DSP Builder会自动对数据通路进行流水线处理，满足fMAX目标要求，尽可能重新使用模块。
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* K4 I' A) G- x& w: W7 ~$ Y  |SoC虚拟目标
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Altera SoC FPGA虚拟目标是对Cyclone V SoC FPGA中的双核ARM Cortex-A9 MPCore嵌入式处理器开发系统的快速功能仿真。这一全面的原型开发工具“开箱即用”，在PC上运行，启动Linux操作系统，对实际开发电路板进行建模。虚拟目标与其仿真的实际硬件二进制和寄存器兼容，支持器件专用产品软件的开发，获得实际硬件后，不用修改就能够在硬件中运行。为能够全面的表示Altera SoC FPGA器件，虚拟目标还采用了基于PC的仿真FPGA扩展功能，名为环路FPGA。如图4所示，扩展环路FPGA支持虚拟目标与Altera商用FPGA开发电路板的连接，在这些电路板上，可以实现自己的定制IP，与虚拟目标其他组件一起运行。利用这一特性，可以采用定制外设和硬件加速器等FPGA硬件来测试软件。

% ]! f* A6 l7 ^1 [图4 具有扩展可选环路FPGA的SoC虚拟目标软件开发平台
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集成实例——采用Cyclone V FPGA的汽车分析

Cyclone V FPGA适用于很多应用，目前发展很快的一种应用是汽车分析。Cyclone V FPGA的低成本以及强大的功能特性非常适合这一应用领域。在进行串行视频数据处理时，需要进行大量的计算，需要很多存储器，这都可以利用硬核存储器控制器、高速串行收发器、fPLL以及丰富的内部逻辑和存储器资源等硬件特性。

! Q2 D7 w, A/ t3 ]1 p, M( `此外，用户利用Altera的视频和图像处理（VIP）包很容易在Qsys中开发复杂视频处理系统。图5显示了汽车中的一个视频数据集成实例。在这一环境中可以高效的使用Cyclone V FPGA，这是因为它提供了高清晰功能和其他视频处理特性，例如，缩放和目标探测，不但成本低而且功耗也低。

图5 Cyclone V FPGA系统应用实例——汽车的视频分析
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结论

, H# s% G% C; a( X5 j  r. uCyclone V FPGA降低了总体拥有成本。TSMC的28LP工艺设计用于尽可能降低功耗，同时也是成本最低的28nm制造工艺。低功耗意味着提高了用户价值链的系统可靠性，延长了系统寿命，降低了运营总成本。此外，Cyclone V FPGA还有很多体系结构优势，有利于降低系统成本，这包括，硬核存储器控制器、高效的逻辑和布线资源、fPLL、精度可调DSP模块，以及最少的电压轨需求等。而且，Quartus II软件带有Qsys和系统控制台功能、DSP Builder和SoC虚拟目标平台，支持高效方便的设计Cyclone V FPGA。对于FPGA设计人员，Altera硅片和设计工具协同工作，实现了最低的总体拥有成本。

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