任意分频器

Diabloa · 发表于 2018-12-6 07:00

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任意分频器

module frequency_divider_mealy_fsm1s(clk_in, rst, clk_out);

      parameter HW = 3;       //输出时钟高电平宽度
      parameter LW = 2;       //输出时钟低电平宽度

      input clk_in;
      input rst;
      output clk_out;

      `define s0 1'b0       //显式状态机
      `define s1 1'b1

      reg clk_out;
      reg [31:0] count;
      reg state;

      always @ (posedge clk_in)
      begin
            if (!rst)                      //同步复位
                     begin
                              clk_out <= 1'b0;
                              count <= 0;
                              state <= `s0;
                     end
            else
                     case (state)
                              `s0       :       if (count < LW-1)
                                                            begin
                                                                     count <= count + 1;
                                                                     state <= `s0;             //显式状态
                                                            end
                                                      else
                                                            begin
                                                                     count <= 0;
                                                                     clk_out <= 1'b1;
                                                                     state <= `s1;
                                                            end

                              `s1       :       if (count < HW-1)
                                                            begin
                                                                     count <= count + 1;
                                                                     state <= `s1;             //显式状态
                                                            end
                                                      else
                                                            begin
                                                                     count <= 0;
                                                                     clk_out <= 1'b0;
                                                                     state <= `s0;
                                                            end
                     endcase
      end

endmodule

wu68aq · 发表于 2018-12-6 15:18

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