附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号

mengzhuhao

附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号
前8位是引导码41H，在最后一位引导结束后CE成高电平
" ]7 q; |  z1 g) U* [( _此时clk会保持一段时间高电平
6 }7 X9 V5 j* r3 C- g0 h后续就是数据+控制码了 一共156+4=160个
. Y: p+ ], q; `5 e; n, ~有些不清楚的地方就是
! F; u" r) d2 j$ J在数据传输过程中为何是3个短脉冲+1个长脉冲？这是基于啥考虑？

Juger

我是外行人，说说自己的看法
下面是我看到的CLK信号
, f) b$ ~' {4 }" n( a% ]0 N2 ^0101 0101   0101 0101   1101 0101   1101 0101 1101 0101 1101 0101
即3333 B3B3 B3B3 B3B3 B3B3
1 Y: n# G8 \6 P. ~没有看到楼主所说的引导码41H

我的分析是之前总线处于休眠节能状态
最初的3333是为了唤醒芯片并同步，这16位信号结束后CE（Chip Enable）变为高电平，芯片使能
之后CLK每次以连续的2位高电平作为起始位，高低电平交替作为时钟信号！