锁相环中的DLL和PLL的区别之二

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锁相环中的DLL和PLL的区别之二
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DLL和PLL是两个完全不同的东西，用在不同的地方。 ! d6 ^: m. `; O8 w" X & a0 e8 z7 o  p0 a' \7 CDLL-Delaylockedloop用在数字电路中，用来自动调节一路信号的延时，使两路信号的相位一致（边沿对齐），在需要某些数字信号（比如databus上的信号）与系统时钟同步的情况下，DLL将两路clock的边沿对齐（实际上是使被调节的clock滞后系统clock整数个周期），用被调节的clock做控制信号，就可以产生与系统时钟严格同步的信号（比如输出数据data跟输入clock同步，边沿的延时不受到电压、温度、频率影响）。PLL--Phaselockedloop除了用作相位跟踪（输出跟输入同频同相，这种情况下跟DLL有点相似）外，可以用来做频率综合（frequencysynthesizer），输出频率稳定度跟高精度低漂移参考信号（比如温补晶振）几乎相当的高频信号，这时，它是一个频率源。利用PLL，可以方便地产生不同频率的高质量信号，PLL输出的信号抖动（频域上表现为相噪）跟它的环路带宽，鉴相频率大小有关。总的说来，PLL的环路带宽越小，鉴相频率越高，它的相位噪声越小（时域上抖动也越小）。 ' c4 M, t: ~' b3 _$ q/ a, ~由于在实际ADC系统中，采样系统总的动态特性主要取决于采样时钟的抖动特性，如果对频率要求不是太高，VCXO是比较好的选择。 * Z: c7 P6 w+ w! h8 A0 M 7 n6 L! h  T8 J如果确实需要可变频率低抖动时钟，则基于PLL的时钟发生器是最好选择。

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