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本帖最后由 Diabloa 于 2018-10-9 09:55 编辑 " z2 l# |- w6 r5 _. h3 v2 n
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在PL添加外设 1 T, Y( H y5 O6 }; \
6 V; M3 a# U: m5 M& Z; O6 F0 \8 ^9 P B7 x- e
新建一个zynq_2的文件夹，将上个实验的工程的文件全部拷贝到这个文件夹。 打开这个工程 （一） 添加两个GPIO实例 下面将使能 AXI_M_GP0 接口、FCLK_RESET0_N，FCLK_CLK0端口，从IP Catalog 中选择并添加2个GPIO例化到PS中。在 Source 标签下，展开system_wrapper,在展开项中，选择并双击system.bd文件，调用IP集成器。（也可以在Flow Navigator 窗口下，在IP Integrator 下，单击 Open Block Design）。 在Diagram窗口下，双击ZYNQ块符号，打开ZYNQ配置。单击32b GP AXI Master Ports。 在Diagram窗口下，双击ZYNQ块符号，打开ZYNQ配置。单击32b GP AXI Master Ports。弹出PS-PL Configuration界面。在该界面中，选中AXI GP0 inteRFace后的复选框。 * F, K2 A+ f7 a
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发表于 2018-10-9 09:52
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发表于 2018-10-9 16:27