转——基于FPGA的数字分频器设计

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       摘要：在设计数字电路过程中，通常所需的频率要根据给定的频率进行分频来得到。时钟分频又分为整数分频和小数分频，有时还有会有分数分频。当基准时钟与所需的频率成整数倍关系时为整数分频，可以采用标准的计数器实现，也可以采用可编程逻辑器件实现。当基准时钟与所需的频率不成整数倍关系时为小数分频，可以采用小数分频器实现分频。本文通过XC2V1000-4FG456型号的FPGA对8192kHz的基准时钟进行分频，分别得到1024kHz、512kHz、256kHz和1kHz的时钟频率。设计中利用了VHDL硬件描述语言，通过ISE9.1逻辑设计工具和Modelsim6.5仿真工具完成了数字分频器的设计。

       关键词：分频器；FPGA；VHDL；Modelsim6.5

       文章编号：

       Design of Digital Frequency Divider Based on the FPGA

       Zhaoli，Zhao Zhiguo，Tang Fangfu

       Zhuhai Orbita Control Engineering Co.,Ltd., Zhuhai 519080, China

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       Abstract: In the process of designing a digital circuit, the frequency is usually required to be divided according to the given frequency. Clock frequency divided into integer and fractional frequency division, and sometimes there will be fractional frequency. When the reference clock and the integer times frequency relations for integer frequency division, can use the standard counter, can also be realized by using programmable logic devices.When the reference clock and the frequency of the required no integer times relationship for decimal frequency division, and the decimal frequency divider can be used to realize frequency division. In this paper, the 8192kHz reference clock is divided by the XC2V1000-4FG456 model FPGA to obtain the clock frequencies of 1024kHz, 512kHz, 256kHz and 1kHz respectively. The design uses the VHDL hardware description language, through the ISE9.1 logic design tools and Modelsim6.5 simulation tools to complete the design of digital frequency divider.

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       Key words：Frequency Divider; FPGA; VHDL; Modelsim6.5

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       1.概述

       随着集成电路技术的快速发展，半导体存储、微处理器等相关技术的发展得到了飞速发展。FPGA以其可靠性强、运行快、并行性等特点在电子设计中具有广泛的意义。作为一种可编程逻辑器件，FPGA在短短二十年中从电子设计的外围器件逐渐演变为数字系统的核心。伴随着半导体工艺技术的进步，FPGA器件的设计技术取得了飞跃发展及突破。

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       分频器通常用来对某个给定的时钟频率进行分频，以得到所需的时钟频率。在设计数字电路中会经常用到多种不同频率的时钟脉冲，一般采用由一个固定的晶振时钟频率来产生所需要的不同频率的时钟脉冲的方法进行时钟分频。

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