GDDR5内层线路完成图

巴丹先森 · 发表于 2018-6-29 09:29

EDAhfq 发表于 2018-6-28 11:19) U5 B' x/ N0 T2 B2 S% S
纠正一点，这个是DDR4！不是DDR5

额。。。你确定你做过ddr4? 这和ddr34完全不一样吧

sunwujie · 发表于 2018-6-29 16:43

学习了，谢谢楼主分享

123wuhuiya · 发表于 2018-7-2 15:00

zoudayu · 发表于 2018-8-15 10:05

同一片DDR为什么要分两层，在X86上是有规定的同一片DDR的数据要在同一层。显卡内存应比电脑内存要求更高

巴丹先森 · 发表于 2018-9-17 10:11

zoudayu 发表于 2018-8-15 10:05+ |* Z, v7 C+ d( ^5 V1 A5 p
同一片DDR为什么要分两层，在X86上是有规定的同一片DDR的数据要在同一层。显卡内存应比电脑内存要求更高

这不是带dimm条的那种。一片颗粒有四组数据，做到每组同层就好了~不可能四组数据全都一层出的你可以试试

奇奇 · 发表于 2019-4-10 17:55

厉害

yyan · 发表于 2020-7-8 23:26

学习学习GRR5

ann_wz · 发表于 2020-7-10 15:39

毫无难度可言，哈哈

ssmagic · 发表于 2020-7-14 16:23

赞一个

勒凹特 · 发表于 2020-7-14 16:53

差分出线位置为什么不用neck走出来，这样出线确定不会有问题吗？

EagleJi · 发表于 2022-11-25 14:23

我只有做DDR的经验，关于GDDR，我有几个疑问咨询一下。
1 我看到你的WCK信号没有与自己同组的data信号走同层，这个是规则允许的吗？
2你们在处理data信号时，管脚顺序应该没有这么顺吧，swap的规则是什么？
3 我手上也有一些参考板，但是感觉等长规则没这么严苛。基本上不用绕线。
你们的等长要求出自哪里的?能分享一下看看吗？多谢

ang01xin · 发表于 2022-11-28 14:49

祝贺一下~~~~~

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