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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 如何控制差分对等长？
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楼主: 攻城拔寨
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如何控制差分对等长？

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ph20009

该用户从未签到
16#
发表于 2018-12-25 20:14 | 只看该作者
说的非常好，明白了

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ph20009

该用户从未签到
17#
发表于 2018-12-25 20:19 | 只看该作者
说的非常好，明白了

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GOOD
  • TA的每日心情
    开心
    2022-12-28 15:47

    • 签到天数: 2 天

    [LV.1]初来乍到
    18#
    发表于 2018-12-26 10:44 | 只看该作者
    這侽孓譙悴丶 发表于 2018-6-5 00:56) U. F# _$ `3 Q" L, h' u; T. M
    可以在CM里面设置对内等长误差，也可以在PCB上给差分对添加Diffp_Phase_Tol属性设置其对内等长误差！
    . S9 n% Q+ o5 f/ a0 R9 c' {
    版主，请问差分对中是xnet的，如何设置使得只显示总长度等差呢; z' O0 X$ H# j! i- l
    图中红框为总长0 b; U4 |: C, ]7 c8 o6 a: Z
    + u3 z0 C# M: Q( I2 E; V' J1 z

    ! _: {$ l3 _$ f" |( R: e+ ?' d" V- A. W! L

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    mylhp
  • TA的每日心情
    开心
    2023-12-23 15:58

    • 签到天数: 225 天

    [LV.7]常住居民III
    20#
    发表于 2020-5-11 15:27 | 只看该作者
    各位大神解释的都非常到位。

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