DDR3请教急急急

liuchao6102616 · 发表于 2018-3-16 11:07

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

没有做过DDR3的PCB Layout 查了一些资料请教几个问题：如图单片分组：数据组1 数据组2 地址命令控制时钟一组
问题1：单片中数据组1和数据组2之间需要误差要控制多少？
问题2：地址命令控制时钟组内等长误差控制多少？
问题3：地址命令控制时钟组合数据组间等长误差控制多少？
问题4：每片DDR3之间是否有等长要求？
望大神们指教感谢！

superlish · 发表于 2018-3-16 13:14

分组等长，组间不需要，你可以找个DDR3的板子来看下，论坛上也有

deGory · 发表于 2018-3-16 16:00

See tn4113_ddr3_point_to_point_design.pdf

deGory · 发表于 2018-3-16 16:08

Between signals in the byte (DQ, DQS, DM) - 1-5 mils
Between signals Address/Command/Control - 100-200 mils
between signals in the diff pair (DQS, CLK) - 1-5 mils

cjz351421568 · 发表于 2018-3-19 17:58

谢谢分享

lw3530 · 发表于 2018-3-21 15:24

每组数据同改组内的DQS等长。误差多少看手册，不同的主控对等长的误差要求略有不同。。

wqy-pcb · 发表于 2018-4-2 10:56

DDR3都是分三组每组一对差分线组内登场数据线误差最好不超过5mil 地址线误差最好不超过20mil 你可以参考相关设计layout指导文档

linbanyon · 发表于 2018-5-29 13:45

谢谢

linbanyon · 发表于 2018-6-3 10:41

谢谢

yuyu_yuyu · 发表于 2018-9-6 17:22

学习一下，谢谢

帐号		自动登录	找回密码
密码			注册

DDR3请教 急急急

EDA365欢迎您登录！

推荐内容 /1

DDR3请教急急急