请教CPLD的计数频率与外部时钟

wangli2008shu · 发表于 2008-12-25 13:41

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各位高手:
想问一下关于cpld中,所述计数频率可达将近200MHz,而在CPLD的两个全局时钟均是由外部输入的,而大多数PCB板所使用的晶振,由于考虑各种原因,均不能使用200MHz的晶振,那么这个计数频率是怎样计算的呢,况且CPLD中并未提即具有锁项环同时进行倍频处理,所以我有些搞不明白,请教了.
以上我使用的是MAX7000A系列的CPLD
若方便我的QQ:893087531 我是搞伺服驱动的,利用DSP与CPLD进行研究控制与通信的,若有同道欢迎与我联系

ykwym · 发表于 2008-12-25 17:57

好象lattice的machxo提供pll,你可以查一下

wangli2008shu · 发表于 2008-12-25 21:26

我知道一点,不过我现在用的是EPM7000AE的所以不知道它内部所谓计数频率达200MHz是怎么实现的?

ykwym · 发表于 2008-12-29 15:34

组合逻辑应该可以实现的,always @(a or b)
只要一个有变化就可以了啊

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