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2017年11月18日QA检查报告节选

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发表于 2017-11-20 10:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.跨分割了) {! Q1 }1 o$ f

4 A1 @5 z. B4 _2 J6 j

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2#
 楼主| 发表于 2017-11-20 10:19 | 只看该作者
2.高压电源地做隔离
6 R0 k' G$ U0 c
/ o( n* Q# n$ p4 ^) [

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3#
 楼主| 发表于 2017-11-20 10:19 | 只看该作者
3.SDRAM没等长* H+ W3 J! N, g$ [4 j5 `/ B3 _* ^' o
% w5 C( s9 s) i: A2 ~

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4#
 楼主| 发表于 2017-11-20 10:20 | 只看该作者
4.差分走线未按要求走线
: l7 }( ?) c. }  O- L- ]2 c) ^
. M3 @5 o- ]- `, d+ Q- q

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5#
 楼主| 发表于 2017-11-20 10:20 | 只看该作者
5.USB的ESD器件离接口太远了,布线先过ESD。
1 b$ ?1 ?" a7 [: g$ g# F) x 6 k2 u( `9 Q% ]8 f* r$ E/ N

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6#
 楼主| 发表于 2017-11-20 10:20 | 只看该作者
6.有线在RF挖空区过了,参考层不完整
$ b( U/ K7 \& H9 H; W( y. B( V
' Y0 N. q( n- r

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7#
 楼主| 发表于 2017-11-20 10:21 | 只看该作者
7.400V?没有按照安规做间距隔离: W0 Z( a" J' L

) f5 V& S4 g, K* `  _1 m

点评

安规应该做多大隔离呢?  详情 回复 发表于 2017-11-20 21:28

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8#
 楼主| 发表于 2017-11-20 10:21 | 只看该作者
8.封装库记性与原理图不一致0 \" ^9 C! I) G3 {$ V

5 C# O4 r0 o1 Q* @+ U

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9#
 楼主| 发表于 2017-11-20 10:21 | 只看该作者
9.VIA的隔离盘太大,导致内层多处出现隔断,而且隔断区有走线5 t/ m& o' Y7 @1 D# m  `

' O( n, O& B% x) y' }$ d

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10#
 楼主| 发表于 2017-11-20 10:21 | 只看该作者
10.等长处理/ s1 G- w5 n( i# c8 z; N
. w/ l. h' y4 J8 a5 y# t; s

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11#
 楼主| 发表于 2017-11-20 10:22 | 只看该作者
10-1.等长处理* ^6 K: R6 Q' G/ b5 Z4 C9 Y

. |  m, Z% t5 U- F2 `7 F4 ?  l/ C) `
  • TA的每日心情
    开心
    2025-6-6 15:39
  • 签到天数: 24 天

    [LV.4]偶尔看看III

    12#
    发表于 2017-11-20 21:28 | 只看该作者
    EDA365QA 发表于 2017-11-20 10:21
    8 H! [9 [, O5 f3 N! B7.400V?没有按照安规做间距隔离
    % H8 o. i' q9 E( E. b2 o3 F
    安规应该做多大隔离呢?4 C* V5 I& i& q- K& z
    2 y4 o% B$ A: S6 e/ l! o

    点评

    谢谢解答  发表于 2017-11-22 16:20
    可以参考:https://www.eda365.com/thread-146811-1-1.html  详情 回复 发表于 2017-11-21 09:06

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    13#
     楼主| 发表于 2017-11-21 09:06 | 只看该作者
    edapcbsyc 发表于 2017-11-20 21:28
    3 h5 `; T9 z6 U8 G, }安规应该做多大隔离呢?
    + H$ l) q  u8 M7 e1 m; @+ `* W
    可以参考:https://www.eda365.com/thread-146811-1-1.html+ R% z; @  t/ N& c* x' B' }- E
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